JPS62259464A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的１ （産業上の利用分野〉 本発明は、キャパシタに蓄積された電荷にょり情報記憶
をおこなう、１トランジスタ／１ギヤパシタのメモリセ
ル構造をもつ半導体記＋Ｒ，装置の製造方法に関する。

（従来の技術） 一般にダイナミックＲＡＭ　（ｄＲＡＭ）のメモリセル
は、情報を電荷の形で保持するＮ１０Ｓキヤパシタと、
その電荷を外部回路とやりとりするためのスイッチング
ＭＯ８トランジスタにより構成されている。ｄＲＡＭの
大容巳化が進むにつれて、一つのメモリセルの占有面積
は必然的に減少の一途を辿っている。情報を読出す際の
信号の大きさは、ＭＯＳキャパシタの蓄８！Ｉ電荷量で
決まるので、そのキャパシタの実効的な面積は余り減少
させるわけにはいかない。このため、半導体基板に溝を
形成してキャパシタを３次元的に形成することにより、
チップ上の占有面積を小さくしてしかも実効的なキャパ
シタ面積を大きく保つ方法が多数提案されている。

しかしながら、キャパシタの微細な溝を深く形成するこ
とは加工技術上限界があり、ｈｆａに深い溝を形成する
ことはできない。またメモリセルのもう一方の構成要素
であるＭＯＳトランジスタは、勿論高集積化のためには
微細化が必要であるが、余りゲート長を汚くするとホッ
トキャリア効果等により、信頼性の低下が問題になる。

またｄＲＡＭの高集積化、素子の微細化が進むにつれて
次のような問題が生じる。高集積化によってトランジス
タ、キャパシタ等の構成要素の横方向寸法は減少するが
、厚み方向の寸法は余り減少しない。このため、各層の
アスペクト比が増加していて、例えば配線やコンタクト
孔の形成において、リソグラフィ時の定在波効果による
加工寸法精度の低下やエツチング時の配線断線、エツチ
ング残り等が発生する。

（発明が解決しようとする問題点〉 以上のようにｄＲＡＭの高集積化、素子の微細化には種
々の問題があり、一層の高集積化、微細化を図るために
はキャパシタとトランジスタの合せ余裕やビット線コン
タクト孔とトランジスタの合せ余裕を無くすこと、また
微細加工の精度を高くするためには基板の平坦性を確保
すること、等が重要な解決課題となってくる。

本発明はこの＋！な問題を解決した半導体記憶装置の製
造方法を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、溝が形成された半導体基板にキャパシ
タ電極と同時に後に形成されるビット線を基板にコンタ
クトさせるための中継用電極を形成し、このキャパシタ
電慢と中継用電極の間にエッチバック技術を利用してＭ
ＯＳトランジスタのゲート電極を自己整合的に形成する
ことにある。

より具体的に説明すれば、まず半導体基板のキャパシタ
形成１Ｗｔｆｆに溝を形成し、この基板上にキャパシタ
絶縁膜を介して第１の電１本材料膜を堆積して、これを
パターニングしてキャパシタ電橋と中継用電極を形成す
る。このときキャパシタ絶縁膜にはキャパシタ電極およ
び中継用電極を基板にコンタクトさせるためのコンタク
［・孔を開けておく。

この後キャパシタ電極および中継用電極の表面に熱酸化
により第１の層間絶縁膜を形成し、キャパシタ電極と中
継用電極の間にはゲート絶＄３膜を形成して、第２の電
極材料膜を堆積し、これを異方性エツチング法により全
面エツチングすることにより、キャパシタ電極と中継用
電極の間に自己整合的にゲートｌｉを形成する。最後に
全面に第２の層間絶縁膜を堆積し、これにコンタクト孔
を開けて前記中継用電極に接触するビット線を配設する
。

（作用） 本発明の方法によれば、キャパシタ電極とビット線を基
板に接続するための中継用電極が同Ｂ）に形成され、こ
れらの間にＭＯＳトランジスタのゲート電極が自己整合
的に形成される。従って〜１０Ｓトランジスタとキャパ
シタの合せ余裕を必要としない。またビット線を基板に
接続するための中継用電極が予め形成されるから、ビッ
ト線コンタクトとＭＯＳトランジスタおよびキャパシタ
との合せ余裕も十分である。従ってｄＲＡ〜１セルの面
積を従来に比べて大幅に縮小できる。また従来必要であ
ったゲート電極のりソグラフイが省略でき、リソグラフ
ィ時の定在波効果による加工寸法精度の低下も生じない
。更に、ゲート電極形成直後の基板表面は、キャパシタ
電極、中継用電極およびゲート電極がしきつめられて平
坦になっているため、上層の配線加工が容易になり、信
頼性の高い微細加工が可能になる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図（ａ）〜（ｈ）は一実施例のｄＲＡＭの製造工程
を示す断面図である。第１図（ａ）に示すように、高濃
度ｐ型Ｓ１基板１に低濃度ｐ型層２をエピタキシャル成
長させたウェーハを用意する。このウェーハに、第１図
（ｂ）に示すようにキャパシタ形成領域に数μｍ角の溝
４を形成した後、熱酸化によりキャパシタ絶縁１４を形
成する。溝３は反応性イオンエツチング等の異方性エツ
チング法を利用して、ｐ型層２と基板１の界面より十分
深く形成する。この後第１図（Ｃ）に示すように、キャ
パシタ絶縁膜４に２種のコンタクト孔５＋　、５２を通
常のりソグラフィ技術により形成し、基板全面に第１の
電極材料膜として多結晶シリコン膜６を堆積する。多結
晶シリコン腹６はＣＶＤ法によるリンドープ多結晶シリ
コンであり、例えば４０００人程度０厚みとする。この
とき図示のようにｆ４３には多結晶シリコン摸６が完全
に埋設され、上面が（まぼ平坦になるようにする。

これは溝３の幅および多結晶シリコン膜６の厚みを選ぶ
ことにより可能である。

次に第１図（ｄ）に示すように、通常のりソグラフィ技
術およびエツチング技術を利用して多結晶シリコン膜６
をパターニングし、キャパシタ電極６１とビット線を基
板に接続するための中継用電極６２を形成する。この後
第１図（ｅ）に示すように、ウェット酸化によりキャパ
シタ７１　ｔｆｉ　６　ｓおよび中継用電極６２の表面
に第１の層間絶縁膜７を形成する。この第１の層間絶縁
膜７は例えば２０００人程度ε１るが、この膜厚と隣接
するメモリセルのキャパシタ電極間の距離を選ぶことに
より１図示のように隣接するメモリセルのキャパシタ＠
橿６１間の隙間を完全に埋めることができる。またこの
ウェット酸化の工程でキャパシタ電極６１および中継用
電極６２中のリンが基板に拡散され、ＭＯＳトランジス
タのソース、ドレインとなるｎ型ＩＷ８＋　、８２が形
成される。またこのウェット酸化の工程で基板表面にも
酸化膜が形成されるが、その膜厚はキャパシタ電極６１
および中継用電極６２表面におけるそれよりは薄く、例
えば４００人程ε１ある。そこで必要ならばこの酸化膜
を通してＭＯＳトランジスタのしきい値制御のため、あ
るいはパンチスルー防止のためのイオン注入を行う。こ
の後基板表面の酸化膜を除去して、改めて熱酸化を行っ
て、例えば２００人の〜１０Ｓトランジスタのゲート絶
縁膜９を形成する。

次に第１図（ｆ）に示すように、基板全面に第２のｆｆ
１ｆｆｌ材料膜として、ＣＶＤにより例えば５０００人
の多結晶シリコン膜１０を堆積する。

そしてこの多結晶シリコン膜１０を全面エツチングする
、いわゆるエッチバックを１１ない、第１図（０）に示
すようにキャパシタ電極６１と中継用電極６２の間に残
すことにより、自己整合的にＭＯＳトランジスタのゲー
ト電極１０１，１０２を形成する。この状態で基板上は
キャパシタ電極６１、中継用電極６２およびゲート電極
１０１゜１０２が敷き詰められた形になり、平坦なもの
となる。そして最後に、第１図（ｈ）に示すようにＣＶ
Ｄ酸化膜あるいはＰＳＧ摸等の第２の層間絶縁１１（１
１１１を堆積形成し、この絶Ｉｉ膜１１の中継用１ｆｆ
ｆ１６２上にコンタクト孔１２を開けて、Ａｎ膜による
ビット線１３を配設する。

第２図はこの実施例により形成されたオーブン・ビット
線方式のメモリセルアレイの平面図である。第１図（ａ
）〜（ｈ）の工程断面図は第２図のビット線１３に沿っ
た断面図である。そして第２図のＡ−Ａ′、Ｂ−Ｂ−お
よびＣ−Ｃ−断面がそれぞれ第３図（ａ）（ｂ）および
（Ｃ）でおる。

隣接するビット粉量即ち第２図の縦方向には素子分離用
絶縁膜１４が埋め込まれているが、ビット線方向には第
１図から明らかなように格別な素子分離絶縁膜は設けら
れていない。従来の一般的なｄＲＡ〜１セルでは基板側
に記憶ノードが形成され、この上に形成されるキャパシ
タ電極はいわゆるセルプレートとして全メモリセルに共
通に形成されるが、この実施例ではキャパシタ電極６１
が各メモリセル毎に独立の記憶ノードとして用いられる
ことになる。

以上のようにこの実施例によれば、キャパシタ電極６１
とＭＯＳトランジスタのゲート電極１０１．１０２とは
自己整合的に形成され、ゲート電極形成のりソゲラフイ
エ程を必要としない。

従って工程が短縮されてしかも、位置合せを要せずキャ
パシタ電極とゲート電極を密に配置することができる。

またビット＄１ｉ１３を基板に接続するための中継用電
極６２がキャパシタ電極６１と同時に形成されるため、
第２図に示すようにビット線用コンタクト孔１２は中継
用電極６２上に位置すればよく、このビット線コンタク
ト孔の位置合せ余裕は十分にある。しかもこのビット線
コンタクト孔１２は、中継用電極６２があるために従来
より浅いものでよく、徹■加工が容易である。更にまた
、キャパシタ電極６１．中α用電極６２およびゲート電
極１０１．１０２が形成された状態で基板表面は平坦性
に浸れたものとなっており、その後の配線形成工程での
りソグラフィ精度は１ｇｉいものとなる。従ってこの実
施例によれば、素子の微細化と高集積化を図ったＣＩＲ
ＡＩＶＩＩ！）ることができる。

上記実施例では、ＭＯＳトランジスタのソース。

ドレイン領域はキャパシタ電極および中継用電極を拡散
源としだ固相拡散のみを利用して形成した。

この方法では拡散層の制御が十分に行われない可能性が
ある。例えば拡散層の横方向拡散が不十分であると、Ｍ
ｏＳトランジスタがオフセット・ゲート構造になる可能
性がある。この点を改良した実施例を次に説明する。

第４図（ａ）（ｂ）はその実施例の要部工程を示す断面
図である。この実施例の場合、ゲート電極を形成する迄
の工程は先の実茄例と同じである。

即ち第１図（ａ）〜（Ω）に示した工程でグー１−電極
迄形成する。この後キャパシタ電極６１および中継用電
極６２表面の絶縁膜７をエツチング除去して第４図（ａ
）の状態を得る。そしてこの状態で不純物イオン注入を
行って、第４図（１））に示すようにゲート１１４１０
＋　、　　１０２　、キャパシタ電汚６１．中継用電極
６２の各間隙部の基板表面にソース、ドレイン領域の一
部となるｎ型層１５を形成する。これ以後は先の実施例
と同様である。

この実施例によれば、多結晶シリコン膜からの拡散のみ
でソース、ドレインｆＩ４ｉｌを形成する場合に比べて
高精度の不純物プロファイルが得られ、ゲート・オフセ
ットが生じることもなく、ＭＯＳトランジスタ特性のバ
ラツキを抑制することができる。

第５図（ａ）（ｂ）は更に他の実施例にょるｄ　ＲＡ　
Ｍセルアレイを示す平面図とそのＡ−Ａ−断面図である
。先の実施例では中継用電極６２を基板に接続するため
のコンタクト孔５２と、中継用電極６２上のコンタクト
孔１２とを同じ位置に形成した。この場合、合せ余裕を
とるために中継用電極６２の寸法をある程度広くとるこ
とが必要であり、これがより一層の高ＩＪ積化を妨げる
。この実施例では、中α用電極６２を素子分離領域上に
まで延在させて、素子弁ｍ　′？ｒ４１８ｉ上にコンタ
クト孔１２を形成して、ビット線１３を素子弁ｍｍＩａ
上に配設している。第５図（ａ）に示すように素子分離
領域上では中α用電極６２の幅を十分大きくとることが
できる。従ってこの実施例によれば、メモリセルの横方
向寸法を十分に縮小してしかも、ビット線のコンタクト
を余裕をもって形成することができる。

本発明は上記実施例に限られるものではない。

例えば、上記実施例ではキャパシタ絶縁膜にキャパシタ
電極および中継用電極を基板に接続するためのコンタク
ト孔５１．５２をそれぞれ別個に形成したが、これらの
コンタクト孔５＋　、５２は別々である必要はない。即
ちキャパシタ絶縁膜４は、キャパシタ絶縁、摸として必
要な部分を残して他の部分を除去し、広＜基板表面をｎ
出させるようにしてもよい。また実施例では、オーブン
・ピッ１ル線方式のメモリセルアレイの場合を説明した
が、本発明はフォールデッド・ビット線方式のメモリセ
ルアレイにも同様に通用することが可能である。

［発明の効果］ 以上述べたように本発明によれば、エッチバンク技術を
利用してゲート電極をキャパシタ電極およびビット線コ
ンタクト部に対して自己整合的に形成することができ、
メモリセル面積を縮小してｄＲＡＭの高集積化を図るこ
とができる。またゲート電極はりソゲラフイエ程を省略
して形成することができるため、工程が簡単になり、加
工精度も向上する。そして配線工程前の基板表面の平坦
性が優れたものとなるため、リソグラフィ工程が省略で
きることと相まって微細メモリセルの高密度集積化が図
られる。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は本発明の一実施例によるｄ　Ｒ
Ａ　Ｍの製造工程を示す断面図、第２図はこの実施例に
より得られたメモリセルアレイの平面図、第３図（ａ）
（ｂ）（ｃ）はそれぞれ第２図のＡ−Ａ−、Ｂ−８＝、
Ｃ−Ｃ′断面図、第４図（ａ）（ｂ）は他の実施例によ
るＣＩＲＡ〜１の製造工程を説明するためのＩｇｉ面図
、第５図（ａ）（ｂ）は更に他の実紺例によるｄＲＡＭ
のメモリセルアレイを示す平面図とそのＡ−Ａ”断面図
である。 １・・・高濃度ｐ型Ｓ１基板、２・・・低濃度ｐ型層、
３・・・溝、４・・・キャパシタ絶縁膜、５１．５２・
・・コンタクト孔、６・・・多結晶シリコン膜（第１の
電（ル材料模）、６１・・・キャパシタ電極、６２・・
・中継用電１ｖ、７・・・第１の層間絶縁膜、８ｔ　、
８２・・・ｎ型層、９・・・ゲート絶縁膜、１０・・・
多結晶シリコン膜（第２の電極材料膜）、１０ｚ　、１
０２・・・ゲート重代、１１・・・第２の層間絶縁膜、
１２・・・コンタクト孔、１３・・・ビット線、１４・
・・素子分列絶縁膜。 出願人代理人　弁理士　鈴江武彦 第　３　図 フ 第５図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板のキャパシタ形成領域に溝を形成する
   工程と、溝が形成された基板にキャパシタ絶縁膜を形成
   し、この絶縁膜にコンタクト孔を形成する工程と、この
   後第１の電極材料膜を堆積しこれをパターニングして前
   記コンタクト孔を介してそれぞれ基板に接触するキャパ
   シタ電極および中継用電極を形成する工程と、前記キャ
   パシタ電極および中継用電極表面に熱酸化により第１の
   層間絶縁膜を形成する工程と、前記キャパシタ電極と中
   継用電極間の基板表面にゲート絶縁膜を形成して全面に
   第２の電極材料膜を堆積する工程と前記第２の電極材料
   膜を全面エッチングして前記キャパシタ電極と中継用電
   極に挟まれた領域に自己整合的に電極材料膜を残すこと
   によりゲート電極を形成する工程と、この後全面に第２
   の層間絶縁膜を堆積し、この絶縁膜の前記中継用電極上
   にコンタクト孔を開けて中継用電極に接触するビット線
   を形成する工程とを備えたことを特徴とする半導体記憶
   装置の製造方法。
2. （２）前記第１の電極材料膜は不純物ドープ多結晶シリ
   コン膜であり、これをパターニングして形成されたキャ
   パシタ電極および中継用電極からの固相拡散によりソー
   ス、ドレイン領域を形成するようにした特許請求の範囲
   第１項記載の半導体記憶装置の製造方法。
3. （３）前記ゲート電極を形成した後に前記第１の層間絶
   縁膜をエッチング除去し、前記ゲート電極、キャパシタ
   電極および中継用電極をマスクとして不純物のイオン注
   入を行つて前記ゲート電極に自己整合されたソース、ド
   レイン領域を形成するようにした特許請求の範囲第１項
   記載の半導体記憶装置の製造方法。