JPS63186216A - アクテイブマトリツクス液晶表示器 - Google Patents

アクテイブマトリツクス液晶表示器

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JPS63186216A
JPS63186216A JP62019100A JP1910087A JPS63186216A JP S63186216 A JPS63186216 A JP S63186216A JP 62019100 A JP62019100 A JP 62019100A JP 1910087 A JP1910087 A JP 1910087A JP S63186216 A JPS63186216 A JP S63186216A
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display
elements
liquid crystal
color
gate
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JP62019100A
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Kesao Noguchi
野口　今朝男
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Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタを用いたアクティブマトリ、
クス液晶表示器に関し、特にカラー表示するアクティブ
マトリ、クス液晶表示器に関する。
〔従来の孜術〕
液晶表示器において、近年、カラー表示の要求が強くな
っている。カラー表示を行うＫは、白黒表示の一画素当
りを３〜４画素九分割し、それぞれの分割画素に配色し
、全体として混色させて任意の色を表示する方法が一般
的である。したがって、白黒表示器よシカラー表示器は
３〜４倍の画素数を必要とし℃いる。−刀、液晶の電界
効果を利用して、液晶を挾む２枚の電極に電界を印加し
、液晶の光スイツチング現象によシ表示を行なう場合、
表示画素数が増大したマトリ、クス表示器においては、
−画素当りのアクセス時間が短かくなる。したがって、
液晶に印加される実効電圧が低下するため、単純マルチ
ブレックスのマトリ、クス表示器ではデユーティ比を決
める走査線数が１００本程度以上になると、著しく画質
低下をもたらしていた。
表示画素数が増大した場合でも、スタティック表示に近
い表示を得る方法として、各画素にスイッチング素子を
設けたアクティブマトリ、クス力式を採用すれば、自負
低下が生じないと云われている。しかしながら、各画素
に設けられたスイ。
チング素子の特性によって、液晶に印力口される電圧が
変化を受ける。例えばス１ツチング素子に薄膜トランジ
スタを用いた場合、そのトランジスタのＯＮ時の抵抗及
びＯＦＦ時の抵抗によって、容量性の液晶に対する充放
電特注によりて、得られる表示の画質が左右されるのが
埃実であシ、走査線数を無制限に増大することは出来な
い。
ところで、カラー表示を行なう場合、カラー表示全体の
ＩＭｉＩＪｘを決める要素として、カラー画素の°配列
も重要なファクターである。我々は先に特願昭６０−１
１９２９　において、３色のカラー画素をカラー配列２
行に渡って、三角（三対）広に組んだ（三角配夕１ｊと
呼ぶ）トリオカラー画素配列を提案した。それは８７図
に示したような構成を有するアクティブマトリ、クスで
ある。その表示方法は水平方向の一行の画素電極からな
るカラー配列の２行を同時に一本のゲートパスライン７
２で駆動するものである。各画素電極７５．７６はそれ
ぞれ１つの薄膜トランジスタ７３．７４で駆動されてい
る。このため、前述の走査線は従来の２倍の値と等価な
表示が得られている。しかしながら、表示器の大面積化
に伴って、増々走査線は増加する傾向にあり、’ｒｖ表
示のようにカラートリオとして垂直５００本程度まで要
求されている。又、高解像度表示においてはさらに増加
することは周知のことである。このように走査線が増加
した場合、走査線の断線による表示の線欠陥も大きな問
題罠なっている。特に、一本のゲートパス７２でカラー
２行表示を行なう方法では線欠陥が目立つという欠点も
あった。−例として、第８図に示すように、−画素当シ
２素子の薄膜トランジスタ８３．８４を設け、それぞれ
別のゲートパスライン８２とＷＩ硯し、一画素のアクセ
スを相ｉｂ合うゲートパスライン８２で２回行なうこと
によシ、走査ａ＜ゲートパスライン）が増しても、アク
セス時間を実質２倍にする方法が考えられる。すなわち
、各画素電極８０に薄膜トランジスタ（ＴＰＴ）８３と
８４の２素子が接続されている。したがりて、例えばゲ
ートパス８２の０２ｎ−１番目と、ドレインパス８１の
Ｄ２ｎ−を番目でアクセスされる画素は右上シ斜線で示
した画素電極８０に対応しＣ１の添字を付記した画素で
ある。つまシ、ゲートパス８２Ｋまたがる２個の画素Ｃ
１である。次に、ゲートパス８２のＧｚｎ′ａ目の走査
の時は右下りの斜線で示した画素電極８０に対応しＣ１
の添字を付記した画素である。この方法ではドレインパ
ス８１に同一の色（Ｃ１）の信号を入力する場合しか適
用できず、当然カラー配列は縦ストライプに限られる。
このため前述した三角カラー画素配列でないため画質は
劣るものであった。
ちなみに、第９図に示したような色すらしのカラー配列
では、例えば、ドレインパス９１のＤ２ｎ−ｉ番目に接
続されている画素電極９０に対応した色は、ゲートパス
９．２ごとＫＣｌ、Ｃ，の２色の画素が対応する。よっ
て、第１０図罠示したように、ゲートパスをＧ２ｎ−１
，Ｇ２ｎ、Ｇ２ｎ＋を番目と走査するタイミング１．．
１．．１．に対応し℃入力される画像の色信号は、Ｖｏ
ｚｎ−１の波形のように、Ｃ，、Ｃ，、Ｃ，のごと＜Ｃ
ｔ　、Ｃｓのくシ返しで２色のサンプリング信号である
。ゆえに、第９図のような色ずらしのカラー配列のアク
ティブマトリ、クスでは走食巌（ゲートパス）２本にわ
たシ同一の画素をアクセスすることはできない。したが
って、液晶に印加される実効電圧を、走査線数が増加し
た場合でも十分な値を得ることは困難でめった。
液晶の容量は画素の面積にも比例し、０．１〜ｏ、ｓｐ
ｉ；’程度が多い。又薄膜トランジスタのＯＮ抵抗は半
纏体薄膜の材質にもよるが、画素ピッチから制約される
トランジスタチャネル幅にも比例し、１０７〜１０’Ω
程度が多い。又、ＯＦＦ抵抗はさらに薄膜トランジスタ
の製造プロセスにも左右され　１Ｑ１２〜１０１ＯΩ程
度が多い。この他に液晶の抵抗は１０１ＯΩ程度である
。これらの定数から決定される液晶の充放電特性によっ
て、アクティブマトリックス液晶表示器といえども、実
質走置線数やアクセス時間及び保持時間が制約を受けて
いた。
〔発明が解決しようとする問題点〕
上述したように、従来の４膜トランジスタを用いたアク
ティブマトリックス液晶表示器は薄膜トランジスタのＯ
Ｎ抵抗、ＯＦＦ抵抗の値によって、走置線数を増加でき
ないという欠点があった。又、カラー配列を良質な三角
配列にした場合で、一画素をアクセスする時間及び保持
時間を有利に構成することができないという欠点があっ
た。さらに、ゲートパス１本でカラー２行を同時に駆動
する三角配列では線欠陥が目立つとい５欠点もあった。
本発明の目的は高品位なカラー表示を得られる三角カラ
ー配列を可しかつ、走置線数を増加させても、１／２の
保持時間で済むかもしくは、２倍のアクセス時間を有し
、ゲートパスの断線があっても線欠陥として表れにくい
アクティブマトリ。
クス液晶表示器を得ることにある。
〔問題点を解決するための手段〕
本発明のアクティブマトリ、クス液晶表示器は、カラー
画素を一行ごとに該カラー画素の１／２ピツチずらして
配列し、該カラー画素の一画素に２素子以上のｌｓ膜ト
ランジスタを設け、該−画素分の薄膜トランジスタのそ
れぞれのドレインとソース電極を同一のドレインパスと
表示電極に接続し、それぞれのゲート電極を相隣り合う
ゲートパスに接続した構成を有する。
〔作用〕
上記した解決するための手段のうち、カラー画素を一行
ごとに該カラー画素の１／２ピツチずらして配列する手
段は、同一色が行方向に継からないため、モアレも存在
せず、混色の良い画質が得られる。又、カラー画素の一
画素に２素子以上の薄膜トランジスタな設け、ゲートパ
ス、ドレインパス及び一画素の表示電極に各々２素子以
上のゲート、ドレイン、ソース電極を接続する手段は、
結果的に一画素が２本のゲートパスに接続されるため、
走査期間〒２回アクセスすることが可能であり、同一７
レ一ム期間ではｌ／２の保持時間とすることができ、も
しくは、２倍のアクセス時間とすることができるため、
液晶への実効印加電圧を増加できるので、その分走萱線
数を増加δせることができる。又、ゲートパスに断線が
生じても、隣合う他のゲートパスで同一画素をアクセス
できるため、直接表示の線欠陥として表われない。
〔実施例〕
以下、本発明について図面を参照してより詳細に説明す
る。
第１図は本発明の一実施例を説明するために示したアク
ティブマトリックス表示器のアクティブマトリ、クスの
等価回路図である。実際にはガラス等の絶縁基板上に薄
膜トランジスタ（ＴＰＴ）１３．１４，１７．１８が、
ゲートパス１２とドレインパス１１との叉点近傍に設け
られ、各画素に対応した表示電極１５．１６が各バス１
１．１２に接続された構造となる。各表示電極１５．１
６に対向して共通電位が与えられた透明電極からなる共
通電極が形成され各表示電極１５．１６と共通電極との
間に液晶が配置されている。
第１図において、ゲートパス１２とドレインパス１１と
はマトリックス伏に配線され℃いる。一画素はドレイン
パス１１をまたぐ様に設けられ、画素電極１５と画素電
極１６との２素子から成っている。画素電極１５にはＴ
ＦＴＩ３とＴＦ’Ｔ１８とが接線され、同一のドレイン
パスに接続すれ、異なるゲートパスに接続されている。
同様に画素電極１６にはＴＦ’、ｒ１４とＴＦＴＩ７と
が接続され、ＴＦＴＩ　３．ＴＰＴｌ　Ｂと同一のドレ
インパスにそれぞれ接続され、’ｌ”Ｔ１４はＴＦＴＩ
３と同一のゲートパスに、ＴＦＴＩ７は“１１’　Ｆ　
Ｔ１８と同一のゲートパスにそれぞれ接続され、結果的
にＴＦＴＩ４とＴＦＴＩ７はそれぞれ真なるゲートパス
に接続されている。したがって１画素当りには４素子の
ＴＦ’Ｔ１３，１４．１７．１８が設けられており、４
素子のＴＦＴＩ３．１４゜１７．１８は全て同一のドレ
インパス１１に接続され、２素子のＴＦＴＩ３と１４．
１７と１８がそれぞれ異なるゲートパスに接続されてい
る。父、一画素はドレインパス１１をまたぐ様に設け、
行ごとに１／２ビ、チずつずらして画素を構成した。
又、一本のゲートパス１２でこのゲートパス１２を挾む
２行の画素１５．１６を駆動できるような三角画素配列
とした。
このような構成とすることで、次のような表示が可能と
なった。第１図のゲートバｘｏｚｎ−１ｅＧ２ｎ、Ｇｚ
ｎ−Ｈ・・・・・・はそれぞれ２行のカラー画素をアク
セスできる。したがって、第３図に示すように、ゲート
パス１本おき罠信号を入力する、いわゆるインターレー
ス方式の駆動を行なった。しかしながら得られる表示は
第４図（ａ）、　（ｂ）に示すよう罠、ｉｎ番のケート
バスＧｚｎ−ｔ、Ｇｚｎ＋ｔを走査した時の表示（同図
（ａ））も、偶数番のゲートパス０２ｎ、Ｇ２ｎ＋２を
走査した時の表示　（同図（ｂ））も全く同一の表示が
得られた。
これは、第５図に示すよ５に、インターレースで２回の
走査期間中罠−画素の液晶に印加される電圧Ｖｔ、ｃは
、偶数番ゲートパスの電圧Ｖａｚｎ　　と奇数番ゲート
パスの電圧Ｖｃ２ｎ＋１とが入力された２回のタイミン
グに各’Ｉ’　Ｆ　ＴがそれぞれＯＮＬ、、ドレインパ
スからの色信号が入力されて、２回印加される。このた
め、液晶に印加された電圧ＶＬＣの保持特性が良くなシ
、実効電圧を高くすることができた。したがって、フレ
ーム周波数６０Ｈｚで走査線（ゲートパス）数が４８０
本となシ、１画素のアクセス時間が約３５μｓとなって
も、良好な画質を得ることができた。
又、第４図１８）、　（ｂ）に示したように、奇数番ゲ
ートパス走査時も偶数番走査時も同一の表示となるため
、ゲートパスの断線が生じてい℃も、隣り合うゲートパ
スのいずれかでアクセスできるため、直接表示の線欠陥
とはならなかった。
〔実施例２〕 ＠２図は本発明の他の実施例を説明するために示したア
クティブマトリ、クスの等価回路で°ある。
実際の構造は実施例１で述べたようにガラス基板等に作
成される。
画素電極２５と画素電極２６はドレインパス２１をまた
ぐ細線の接続＃Ｉ２０で接続されている。
したがって、図中では一画素当りＴＰＴ２３゜２４及び
ＴＰＴ２７．２８とゲートパスＧ２ｎ　Ｉｃ２素子、ゲ
ートバ、ｃＧ２ｎ＋ｔｉｃ２素子の１゛Ｆ　Ｔが設けら
れているが、ＴＰＴ２３と２４のうちの一力およびＴＦ
Ｔ２７と２８のうちの一方の各ＴＰＴを設けないで、１
画素当り４素子マなく２素子とすることが可能である。
あるいは、これらの２素子、４累子のＴＰＴのうち不良
のＴＰＴをトリミングし接続をオープンにすることで除
き、残りのＴＰＴでアクセスすることも可能である。第
１図の実施例で述べたゲートパスの断線九対する利点と
合せて、このような点欠陥に対しても冗長性を有してい
る。
表示の為に、第６図に示したように、ノンインタレース
で駆動する場合には、一画素はｔ’＋７）２倍の期間ア
クセスされること罠なシ、かつ、第４図に示したように
常に同一の色を表示させるため、ドレインパスの色信号
は同一色のサンプリングでよい優れた利点を有している
。又、アクセス時間が２倍であるため、凡ＯＮがやや高
くなっても充電時間を２倍にでき、液晶の印加電圧を高
くできる。
したがって、走査線数が増加しても液晶に印加されろ実
効電圧を太ぎくでき、表示画質が劣化しない利点がある
。
〔発明の効果〕
以上説明したように、本発明はカラーの三角配列とした
ため、高品位なカラー表示が得られ、かつ、１ｌｉＩＩ
ｌ素当シ２１Ａ子以上のＴＰＴを同一の表示電極及びド
レインパスＫｍ続し、異なるゲートパスに接続したため
、表示欠陥に対して冗長性が得られ、かつ、ゲートパス
（ｊＰ：ｆ硼）数が増加してもアクセス時間を２倍にで
き、又を言保持時間を１／２にできることによシ、成品
に印刀口される実効電圧が緬くなり、極め′Ｃ優れた画
質が得られる。
【図面の簡単な説明】
ｍ１図は本発明の一実施例を説明するためのアクティブ
マトリ、クスの鰹節回路図、第２図は本発明の他の実施
例のアクティブマトリ、クスの等価回路図、第３図は第
１図に示した一実施例のインターレース駆動を説明する
ためのゲートパスに与える信号のタイミノグチヤード、
第４図ｔａｇ、　（ｂ）はともに第１図に示した本発明
の一実施例により得られる表示のカラー配列を説明した
図、ＷＪ５図。 第６図はともに本発明に適用可能なゲートパスの信号タ
ー（ミングと液晶に印加される電圧とを説明した図、第
７図は従来のカッー三角配列アクティブマトリックス表
示器のアクティブマトリ、クスの等価回路図、第８図は
従来のＴＦ’Ｔ２素子アクティブマトリ、クスの等価回
路図、第９図は従来の他のカラー三角配列アクティブマ
トリ、クスの等価回路図、第１０図は第９図に示したア
クティブマトリ、クスでのゲートパスの信号タイミング
とドレインパスの色信号のタイミングと成分を説明する
ための図である。 １１．２１，７１，８１．９１・・・・・・ドレインパ
ス、１２，２２，７２，８２．９２・・・・・・ゲート
パス、１３．２３．７３．８３・・・・・・ＴＰＴ、１
４゜２４．７４．８４・・・・・・ＴＰＴ、１５．２５
．７５・・・・・・画素電極、１６．２６．７６・・・
・・・画素電極、１７　、２７・−・・・ＴＦＴ　ａ、
　１８．２５−−−−−−’Ｉ’ｐ’ｌ’ｂ、８０．９
０・・・・・・表示電極、９９・・・・・・ＴＰＴ０第
５区 ０　　　　　Ｔ／　　　　　Ｔ２　　　　　Ｔｔ　　　
　　ＴｔＨ２ルイ　　　　　　　　　　　　Ｈ２ｎ第６
２ ＋　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　４−（，５功　　　　　　　
　知

Claims (1)

    【特許請求の範囲】
  1. 薄膜トランジスタを用いたアクティブマトリックス液晶
    表示器において、複数の単位画素からなるカラー画素を
    一行ごとに該カラー画素の１／２ピッチずらして配列し
    、該カラー画素の各単位画素に２素子以上の薄膜トラン
    ジスタを接続し、該薄膜トランジスタのそれぞれのドレ
    イン・ソース電極を同一のドレインパスと表示電極に接
    続し、それぞれのゲート電極を相隣り合うゲートパスに
    接続したことを特徴とするアクティブマトリックス液晶
    表示器。
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