JPS63241524A - 液晶デイスプレイ - Google Patents
液晶デイスプレイInfo
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- JPS63241524A JPS63241524A JP62076561A JP7656187A JPS63241524A JP S63241524 A JPS63241524 A JP S63241524A JP 62076561 A JP62076561 A JP 62076561A JP 7656187 A JP7656187 A JP 7656187A JP S63241524 A JPS63241524 A JP S63241524A
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は表示装置として用いられる液晶ディスプレイに
係り、特にy4r!aトランジスタ(以下TFT(Th
in−Film Transistor)という、)を
用いたアクティブマトリクス液晶ディスプレイに関する
。
係り、特にy4r!aトランジスタ(以下TFT(Th
in−Film Transistor)という、)を
用いたアクティブマトリクス液晶ディスプレイに関する
。
TPTを用いたアクティブマトリクス液晶ディスプレイ
は1表示部内の各画素に液晶を駆動するためのTPT素
子と、それぞれのTPT素子に電圧を供給するための走
査配線群と信号配線群とから成り、これらの走査配線と
信号配線との交点は絶縁膜を介した二層配線構造となっ
ている。このため、表示部を製造する工程において、走
査配線と信号配線とのそれぞれの導体を形成する工程と
、それらの間の交点絶縁膜を形成する工程が必要であり
、製造工程を簡略化して表示装置を数少ない工程で製造
し、低価格化を達成することが容易でない。また、二層
配線の絶縁抵抗は、信号配線と走査配線との間の絶縁を
充分に確保しなければならないことから画面内の全点に
おいて良好な耐圧と抵抗値を有することが必要である。
は1表示部内の各画素に液晶を駆動するためのTPT素
子と、それぞれのTPT素子に電圧を供給するための走
査配線群と信号配線群とから成り、これらの走査配線と
信号配線との交点は絶縁膜を介した二層配線構造となっ
ている。このため、表示部を製造する工程において、走
査配線と信号配線とのそれぞれの導体を形成する工程と
、それらの間の交点絶縁膜を形成する工程が必要であり
、製造工程を簡略化して表示装置を数少ない工程で製造
し、低価格化を達成することが容易でない。また、二層
配線の絶縁抵抗は、信号配線と走査配線との間の絶縁を
充分に確保しなければならないことから画面内の全点に
おいて良好な耐圧と抵抗値を有することが必要である。
もし1画面内に二層配線の絶縁不良等の欠陥が存在し、
信号配線と走査配線とが短絡した場合には、短絡した配
線において電圧低下を起こすか、あるいは他方の電圧が
印加され電圧が上昇するという現象を引き起こし、正常
な表示が不可能となって、線欠陥の表示があられれるこ
ともある。このため、二層配線の相互間には画面内全点
にわたり良好な絶縁特性が要求され、このことが、ディ
スプレイを歩留り良く製造する場合の課題となる。
信号配線と走査配線とが短絡した場合には、短絡した配
線において電圧低下を起こすか、あるいは他方の電圧が
印加され電圧が上昇するという現象を引き起こし、正常
な表示が不可能となって、線欠陥の表示があられれるこ
ともある。このため、二層配線の相互間には画面内全点
にわたり良好な絶縁特性が要求され、このことが、ディ
スプレイを歩留り良く製造する場合の課題となる。
上記の二層配線の問題を解決したものとしく公知例1)
して、ディスプレイ、7巻、1号、 (1986年1月
)第37頁から第39頁(Displays Vol。
して、ディスプレイ、7巻、1号、 (1986年1月
)第37頁から第39頁(Displays Vol。
7、Nal (Jan、1986)P37〜39に記
載されたような構造がある。この構造は二層配線を必要
としない、そのために、対向基板の透明電極を一列ごと
に分離させ1表示を行う場合に表示状態に対応した信号
電圧を各電極に印加する構成となっている。したがって
、この構造の場合、対向基板の各列電極に印加する電圧
を供給するための配線を外部から接続する必要がある。
載されたような構造がある。この構造は二層配線を必要
としない、そのために、対向基板の透明電極を一列ごと
に分離させ1表示を行う場合に表示状態に対応した信号
電圧を各電極に印加する構成となっている。したがって
、この構造の場合、対向基板の各列電極に印加する電圧
を供給するための配線を外部から接続する必要がある。
一方、44号配線と走査配線との交点を除去したマトリ
クス構造の例として特開昭60−107690号公報に
開示されたものが知られている(公知例2)。
クス構造の例として特開昭60−107690号公報に
開示されたものが知られている(公知例2)。
上記した公知例1によれば、対向基板の透明電極を例ご
とに分離させた構造であるため、表示部の面積が大面積
となり1画素数が増加した場合や。
とに分離させた構造であるため、表示部の面積が大面積
となり1画素数が増加した場合や。
表示部の画素の精細度が高くなって高密度となった場合
には、外部回路から対向基板に対する接続数が増加した
り、高密度の配線を接続する必要が生じ、その結果表示
部の大面積化やIii素の高密度化が困難となる問題が
ある。
には、外部回路から対向基板に対する接続数が増加した
り、高密度の配線を接続する必要が生じ、その結果表示
部の大面積化やIii素の高密度化が困難となる問題が
ある。
一方、公知例2についても同様に対向基板の透明電極を
1列ごとに分離させた構造であるため接続線の増大は避
は得ず、また画素の多重化は不可能であり、高密度化の
達成は困難である。
1列ごとに分離させた構造であるため接続線の増大は避
は得ず、また画素の多重化は不可能であり、高密度化の
達成は困難である。
本発明は信号配線と走査配線との交点の二重配線をなく
すとともにTPTおよび画素の配置構造を多重化して対
向基板の接続数を半分以下に低減しうる液晶ディスプレ
イを提供することを目的とする。
すとともにTPTおよび画素の配置構造を多重化して対
向基板の接続数を半分以下に低減しうる液晶ディスプレ
イを提供することを目的とする。
上記目的を達成するために1本発明は薄膜トランジスタ
、そのゲート電極に接続された行方向の走査配線、ドレ
イン電極に接続された列方向の共通配線およびソース電
極に接線されて液晶層に電圧を印加する複数独立した画
素透明電極に形成された絶縁性基板と、この絶縁性基板
に対面して他の透明電極が形成されたガラス基板と、の
間に液晶が封止されてなるm列×n列の液晶ディスプレ
イにおいて、前記走査配線は前記画素透明電極と同数平
行に配列され、前駆画素透明電極は各行および列方向に
互に間隔を置いて配列され、前記共通配線は各画素透明
電極の間を通り全体として前記走査配線に平行に配され
、かつ、前記他の透明電極は前記画素透明電極を行方向
において複数個ずつ覆う幅で列方向に延在されるととも
に行方向に重列に配列されていることを特徴とするもの
である。
、そのゲート電極に接続された行方向の走査配線、ドレ
イン電極に接続された列方向の共通配線およびソース電
極に接線されて液晶層に電圧を印加する複数独立した画
素透明電極に形成された絶縁性基板と、この絶縁性基板
に対面して他の透明電極が形成されたガラス基板と、の
間に液晶が封止されてなるm列×n列の液晶ディスプレ
イにおいて、前記走査配線は前記画素透明電極と同数平
行に配列され、前駆画素透明電極は各行および列方向に
互に間隔を置いて配列され、前記共通配線は各画素透明
電極の間を通り全体として前記走査配線に平行に配され
、かつ、前記他の透明電極は前記画素透明電極を行方向
において複数個ずつ覆う幅で列方向に延在されるととも
に行方向に重列に配列されていることを特徴とするもの
である。
上記した本発明の構成によれば、共通配線が各画素透明
電極の間を通り抜けながら全体として走査配線に平行に
配されているため、共通配線と走査配線とが交叉するこ
とがない構造となっている。
電極の間を通り抜けながら全体として走査配線に平行に
配されているため、共通配線と走査配線とが交叉するこ
とがない構造となっている。
そして、他の透明電極は画素透明電極を行方向において
複数個ずつ覆う幅で列方向に延在されるとともに行方向
に並列に配列されているため、1行の中に複数の画素透
明電極およびその駆動のためのTPTを複数個多重化し
て実装することができる。
複数個ずつ覆う幅で列方向に延在されるとともに行方向
に並列に配列されているため、1行の中に複数の画素透
明電極およびその駆動のためのTPTを複数個多重化し
て実装することができる。
このようにして、共通配線と走査配線とが交叉すること
によって引き起こされる問題は解決され、また1つの他
の透明電極が覆う画素透明電極に反比例して透明電極へ
の外部配線の接続本数を減らすことができ、画素配置の
多重化とともに配線の接続本数の大幅な減少を可能とし
、所期の目的を達成しうる。
によって引き起こされる問題は解決され、また1つの他
の透明電極が覆う画素透明電極に反比例して透明電極へ
の外部配線の接続本数を減らすことができ、画素配置の
多重化とともに配線の接続本数の大幅な減少を可能とし
、所期の目的を達成しうる。
次に、本発明に係る実施例を図面に基づいて説明する。
1よ夾五五
第1図に本発明の第1の実施例を示す、まず、液晶ディ
スプレイの基本的な構造は、後述するTPT素子1.走
査配線22画素透明電極3および共通配線4が形成され
たガラス等の透明絶縁基板(図示せず)と、この透明絶
縁基板に、他の透明電極5が形成されたガラス等の透明
絶縁基板(図示せず)が対面して設けられ、両者の間に
液晶が封止された。いわゆるサンドインチ構造である。
スプレイの基本的な構造は、後述するTPT素子1.走
査配線22画素透明電極3および共通配線4が形成され
たガラス等の透明絶縁基板(図示せず)と、この透明絶
縁基板に、他の透明電極5が形成されたガラス等の透明
絶縁基板(図示せず)が対面して設けられ、両者の間に
液晶が封止された。いわゆるサンドインチ構造である。
この基本的構造は従来のものと変りはない。
本発明の特徴はこのような構造において走査配線2と共
通配線4とが交叉することがなく、TPT素子1および
画素透明1tti3が一行中に複数個ずつの単位で多重
化配置され、そのために透明電極5がストライプ状に配
列されている点にある。
通配線4とが交叉することがなく、TPT素子1および
画素透明1tti3が一行中に複数個ずつの単位で多重
化配置され、そのために透明電極5がストライプ状に配
列されている点にある。
すなわち、第1図に示すようにし、走査配線2は画素透
明電極3と同数互に平行に間隔(1行分に対応する間隔
となる。)を置いて配列されている。各画素透明電極3
は各行および列方向に互に間隔を置いて独立して設けら
れている。共通配線4は各画素透明電極3の間を通り抜
けなから略ジグザグ状に(例えば、第1図においてPl
とPzの間を通って次の透明電極に延在するというよう
に)配され、全体として走査配線2に平行して配される
。この配IIA構造により共通配置%4と走査配置2と
が相互に交わることはなく、よって交点の存在を排除で
きる。一方、透明電極5は画素透明電極3を行方向にお
いて複数個ずつ(例えば、第1図ではPlとPzの2個
、あるいはP3とPlの2個というように)覆う幅を有
して列方向に延在され、全体としてストライプ状に配列
されている。このことにより、画素透明電極3の行方向
での多重化を可能とし、かつ、その多重化に対応して接
続配線数の減少を可能とするものである。つまり、1つ
の透明電極5内の画素透明電極3の数をnとすると、1
/ nに比例して減少する。各TPT素子1はそのド
レイン電極が共通電極配@4に、ソース電極が画素透明
電極3に、かつ、ゲート電極が走査配線2にそれぞれ接
続されて各画素透明電極3に一対一で設けられている。
明電極3と同数互に平行に間隔(1行分に対応する間隔
となる。)を置いて配列されている。各画素透明電極3
は各行および列方向に互に間隔を置いて独立して設けら
れている。共通配線4は各画素透明電極3の間を通り抜
けなから略ジグザグ状に(例えば、第1図においてPl
とPzの間を通って次の透明電極に延在するというよう
に)配され、全体として走査配線2に平行して配される
。この配IIA構造により共通配置%4と走査配置2と
が相互に交わることはなく、よって交点の存在を排除で
きる。一方、透明電極5は画素透明電極3を行方向にお
いて複数個ずつ(例えば、第1図ではPlとPzの2個
、あるいはP3とPlの2個というように)覆う幅を有
して列方向に延在され、全体としてストライプ状に配列
されている。このことにより、画素透明電極3の行方向
での多重化を可能とし、かつ、その多重化に対応して接
続配線数の減少を可能とするものである。つまり、1つ
の透明電極5内の画素透明電極3の数をnとすると、1
/ nに比例して減少する。各TPT素子1はそのド
レイン電極が共通電極配@4に、ソース電極が画素透明
電極3に、かつ、ゲート電極が走査配線2にそれぞれ接
続されて各画素透明電極3に一対一で設けられている。
第2図に、第1図に示した構成の駆動方法を示す。V
x 1. V x z g V x a 、・・・は走
査ラインΩx1yQ xz* Qx8g・・・に印加さ
れる走査電圧である。
x 1. V x z g V x a 、・・・は走
査ラインΩx1yQ xz* Qx8g・・・に印加さ
れる走査電圧である。
VYIは対向基板に印加する信号電圧であり、第2図の
例ではPl、Plを選択状態(液晶に印加される電圧が
液晶のしきい値より高い状態)、Pz。
例ではPl、Plを選択状態(液晶に印加される電圧が
液晶のしきい値より高い状態)、Pz。
P3が非選択状態(液晶に印加される電圧が液晶のしき
い値より低い状態)で表示する信号電圧の例を示すa
Vsl、 Vszは共通の電圧であり、第2図の例では
1フレームごとに反転する方式であり、V y l、
V Y zとの差電圧により液晶層に電圧を印加するも
のである。このとき、画素PAy P z、P 31P
4のそれぞれの液晶層に印加される電圧はVQCl、V
f:lcz、VQcs、V(lc4のようになる。
い値より低い状態)で表示する信号電圧の例を示すa
Vsl、 Vszは共通の電圧であり、第2図の例では
1フレームごとに反転する方式であり、V y l、
V Y zとの差電圧により液晶層に電圧を印加するも
のである。このとき、画素PAy P z、P 31P
4のそれぞれの液晶層に印加される電圧はVQCl、V
f:lcz、VQcs、V(lc4のようになる。
ここで、TPT素子のゲート電極とソース電極との間に
容量Ctsが存在する場合には、液晶層に印加される電
圧はVYII Vvx・・・の電圧を液晶層の容量Ct
cとゲート・ソース間の容量Cgsで分割した電圧が重
量するため、Czsの小さいTPT素子を使用した方が
望ましい。
容量Ctsが存在する場合には、液晶層に印加される電
圧はVYII Vvx・・・の電圧を液晶層の容量Ct
cとゲート・ソース間の容量Cgsで分割した電圧が重
量するため、Czsの小さいTPT素子を使用した方が
望ましい。
第3図は、第2図の変形例である。すなわち、第1図に
おける共通電極配線4に印加する電圧VSL、 Vsz
・・・を1画素ごとに反転する波形としたものである。
おける共通電極配線4に印加する電圧VSL、 Vsz
・・・を1画素ごとに反転する波形としたものである。
この波形に対し、透明電極に印加する電圧Vyxも変え
ている。つまり、選択画素の場合にはVSIどの差電圧
を大きくするように、また非選択画素の場合には差電圧
をゼロとするように透明電極に印加する電圧Vvtを設
定する。この駆動方式では、TPT素子のオフ抵抗が十
分でなく、液晶層に印加した電圧を保持することが困難
な場合に、表示部の中の画素の位置に関係なく均一に液
晶層に電圧を印加することが可能である。
ている。つまり、選択画素の場合にはVSIどの差電圧
を大きくするように、また非選択画素の場合には差電圧
をゼロとするように透明電極に印加する電圧Vvtを設
定する。この駆動方式では、TPT素子のオフ抵抗が十
分でなく、液晶層に印加した電圧を保持することが困難
な場合に、表示部の中の画素の位置に関係なく均一に液
晶層に電圧を印加することが可能である。
第4図はVSI、 vszを2画素ごとに反転した例で
ある。このとき、透明電極に印加する電圧は上述のよう
に、液晶層印加する差電圧を考慮した波形とすれば良い
。この場合にも、上述のように、各画素に印加される電
圧のばらつきを小さくする効果がある。
ある。このとき、透明電極に印加する電圧は上述のよう
に、液晶層印加する差電圧を考慮した波形とすれば良い
。この場合にも、上述のように、各画素に印加される電
圧のばらつきを小さくする効果がある。
第5図は、Vsx、 Vsz・・・を直流電圧とし、透
明電極に印加する波形をVsiを中心として1フレーム
ごとに両極性に振った例である。
明電極に印加する波形をVsiを中心として1フレーム
ごとに両極性に振った例である。
1又失嵐璽
第6図に本発明の第2実施例を示す、すなわち、透明電
極に対向した2個の画素のうち、常に左側から信号電圧
を印加するように配線を構成したものである0文字等を
表示する場合に、データの入力順序が問題になるときに
有効である。
極に対向した2個の画素のうち、常に左側から信号電圧
を印加するように配線を構成したものである0文字等を
表示する場合に、データの入力順序が問題になるときに
有効である。
策ユ叉ム五
第7図は、走査ラインをジグザグにした第3実施例であ
り、動作は前に述べた動作と同じである。
り、動作は前に述べた動作と同じである。
1土叉庭銖
第8図は、透明電[!1本に対し、3個の水平方向の画
素を配置した第4実施例である。カラー表示を行う場合
に、R,G、B三色を−まとめとして表示を行う時に信
号の処理方法が容易になるという長所がある。また、第
8図ではQBfAとQssとを別に形成しているが、こ
れは共通にして1本の配線として形成することが可能で
ある。
素を配置した第4実施例である。カラー表示を行う場合
に、R,G、B三色を−まとめとして表示を行う時に信
号の処理方法が容易になるという長所がある。また、第
8図ではQBfAとQssとを別に形成しているが、こ
れは共通にして1本の配線として形成することが可能で
ある。
気11庭旌
第9図は、透明電極1本に対し、4個の水平方向の画素
を配置した第5実施例である。このように透明電極の本
数を低減することができるため、外部接続が容易となる
。
を配置した第5実施例である。このように透明電極の本
数を低減することができるため、外部接続が容易となる
。
1且夾胤五
第10図は本発明を用いたディスプレイの構成である。
TPTを形成した基板6と対向する透明電極基板7.走
査電圧を発生する駆動回路、信号電圧を発生する回路9
.共通電圧を発生する回路10から構成される。特に透
明電極基板7と信号電圧発生回路を接続する接続部の数
が1/2以上低減することが可能である。
査電圧を発生する駆動回路、信号電圧を発生する回路9
.共通電圧を発生する回路10から構成される。特に透
明電極基板7と信号電圧発生回路を接続する接続部の数
が1/2以上低減することが可能である。
気I失ム■
第11図は、第10図の変形例である第7実施例を示す
、走査側の駆動回路12をTPT素子で形成し、表示部
の基板上に内蔵している0本発明の構成では、特に走査
配線の数が増加するため、TPTを用いて駆動回路を形
成し1表示部基板上に内蔵することが有効となる。さら
に走査配線を駆動する走査電圧は比較的低周波のパルス
であるため回路も形成し易い、このような構成にするこ
とにより、外部駆動回路との接続数を大幅に低減するこ
とができ、さらに表示部に二層配線がないため、表示パ
ネルを製作する場合に歩留りの向上と特性の向上とが実
現できる。
、走査側の駆動回路12をTPT素子で形成し、表示部
の基板上に内蔵している0本発明の構成では、特に走査
配線の数が増加するため、TPTを用いて駆動回路を形
成し1表示部基板上に内蔵することが有効となる。さら
に走査配線を駆動する走査電圧は比較的低周波のパルス
であるため回路も形成し易い、このような構成にするこ
とにより、外部駆動回路との接続数を大幅に低減するこ
とができ、さらに表示部に二層配線がないため、表示パ
ネルを製作する場合に歩留りの向上と特性の向上とが実
現できる。
第12図は第1図、第2図に示した回路に対し本発明を
中間調表示(アナログ表示)に適用した場合の駆動波形
を示す。対向透明電極に印加する電圧V v 1を中間
調に対応した電圧とする。このとき液晶層に印加される
電圧VQcl、VQcxp・・・はV v lの電圧に
対応した中間レベルを持った電圧となる。
中間調表示(アナログ表示)に適用した場合の駆動波形
を示す。対向透明電極に印加する電圧V v 1を中間
調に対応した電圧とする。このとき液晶層に印加される
電圧VQcl、VQcxp・・・はV v lの電圧に
対応した中間レベルを持った電圧となる。
第13図は第12図に示す電圧を発生させるための回路
構成の一例である0表示用のアナログ電圧を発生する回
路13は公知の構成の回路である。
構成の一例である0表示用のアナログ電圧を発生する回
路13は公知の構成の回路である。
回路13の出力をスイッチ14により、切りかえて対向
基板7に印加する。スイッチ14を制御するタイミング
は1走査配線を走査する期間内に、φと7とで2系統の
スイッチを切りかえる。
基板7に印加する。スイッチ14を制御するタイミング
は1走査配線を走査する期間内に、φと7とで2系統の
スイッチを切りかえる。
1本の透明電極に対し、複数列の画素がある場合には、
その画素の列に対応したスイッチの組を用いればよい、
このような構成は、回路13のような公知の回路を用い
ることができるので有効な方法である。
その画素の列に対応したスイッチの組を用いればよい、
このような構成は、回路13のような公知の回路を用い
ることができるので有効な方法である。
本発明によれば、二層配線がなく、対向ガラス基板の配
線数も大幅に低減したアクティブマトリクス液晶ディス
プレイが構成できるので、表示パネルを製造する工程を
簡略化することが可能となり、さらに二層配線部で発生
していた短絡等の欠陥もないため、パネルの歩留りの向
上も可能である。また、対向ガラス基板の配線数が低減
できるため、対向ガラス基板と外付けの回路を接続する
配線数が低減でき、ディスプレイの製造技術を容易にで
きる。
線数も大幅に低減したアクティブマトリクス液晶ディス
プレイが構成できるので、表示パネルを製造する工程を
簡略化することが可能となり、さらに二層配線部で発生
していた短絡等の欠陥もないため、パネルの歩留りの向
上も可能である。また、対向ガラス基板の配線数が低減
できるため、対向ガラス基板と外付けの回路を接続する
配線数が低減でき、ディスプレイの製造技術を容易にで
きる。
第1図は本発明の第1実施例を示す回路構成図、第2図
は第1実施例の駆動波形図、第3図は第1実施例の他の
駆動波形図、第4図はさらに他の駆動波形図、第5図は
さらに他の駆動波形図、第6図は第2実施例を示す回路
構成図、第7図は第3実施例の回路構成図、第8図は第
4実施例の回路構成図、第9図は第5実施例の回路構成
図、第10図は第6実施例の回路構成図、第11図は第
7実施例を、示す構成図、第12図は他の駆動波形例を
示した波形図、第13図は電圧発生回路の例を示す回路
図である。 1・・・TFT、2・・・走査配線、3・・・画素部透
明電極、4・・・共通配線、5・・・透明電極、6・・
・TFT基板、7・・・対向基板、8・・・走査回路、
9・・・信号回路。
は第1実施例の駆動波形図、第3図は第1実施例の他の
駆動波形図、第4図はさらに他の駆動波形図、第5図は
さらに他の駆動波形図、第6図は第2実施例を示す回路
構成図、第7図は第3実施例の回路構成図、第8図は第
4実施例の回路構成図、第9図は第5実施例の回路構成
図、第10図は第6実施例の回路構成図、第11図は第
7実施例を、示す構成図、第12図は他の駆動波形例を
示した波形図、第13図は電圧発生回路の例を示す回路
図である。 1・・・TFT、2・・・走査配線、3・・・画素部透
明電極、4・・・共通配線、5・・・透明電極、6・・
・TFT基板、7・・・対向基板、8・・・走査回路、
9・・・信号回路。
Claims (1)
- 【特許請求の範囲】 1、薄膜トランジスタ、そのゲート電極に接続された行
方向の走査配線、ドレイン電極に接続された列方向の共
通配線およびソース電極に接続されて液晶層に電圧を印
加する複数独立した画素透明電極が形成された絶縁性基
板と、この絶縁性基板に対面して他の透明電極が形成さ
れたガラス基板と、の間に液晶が封止されてなるm列×
n行の液晶ディスプレイにおいて、 前記走査配線は前記画素透明電極と同数平行に配列され
、前記画素透明電極は各行および列方向に互に間隔を置
いて配列され、前記共通配線は各画素透明電極の間を通
り全体として前記走査配線に平行に配され、かつ、前記
他の透明電極は前記画素透明電極を行方向において複数
個ずつ覆う幅で列方向に延在されるとともに行方向に並
列に配列されていることを特徴とする液晶ディスプレイ
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62076561A JPH0743479B2 (ja) | 1987-03-30 | 1987-03-30 | 液晶デイスプレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62076561A JPH0743479B2 (ja) | 1987-03-30 | 1987-03-30 | 液晶デイスプレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63241524A true JPS63241524A (ja) | 1988-10-06 |
JPH0743479B2 JPH0743479B2 (ja) | 1995-05-15 |
Family
ID=13608657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62076561A Expired - Lifetime JPH0743479B2 (ja) | 1987-03-30 | 1987-03-30 | 液晶デイスプレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0743479B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03135707A (ja) * | 1989-10-21 | 1991-06-10 | Teitsuu Denshi Kenkyusho:Kk | ピーク検出形超音波厚さ計 |
WO2012077647A1 (ja) * | 2010-12-10 | 2012-06-14 | シャープ株式会社 | 液晶パネル、表示装置、及び、その駆動方法 |
TWI416230B (zh) * | 2009-12-21 | 2013-11-21 | Century Display Shenzhen Co | 畫素陣列 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5315916B2 (ja) * | 2008-10-17 | 2013-10-16 | 富士通株式会社 | マトリクス表示素子およびマトリクス表示装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61235815A (ja) * | 1985-04-03 | 1986-10-21 | ザ ゼネラル エレクトリツク カンパニー,ピーエルシー | 液晶表示装置 |
-
1987
- 1987-03-30 JP JP62076561A patent/JPH0743479B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61235815A (ja) * | 1985-04-03 | 1986-10-21 | ザ ゼネラル エレクトリツク カンパニー,ピーエルシー | 液晶表示装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03135707A (ja) * | 1989-10-21 | 1991-06-10 | Teitsuu Denshi Kenkyusho:Kk | ピーク検出形超音波厚さ計 |
TWI416230B (zh) * | 2009-12-21 | 2013-11-21 | Century Display Shenzhen Co | 畫素陣列 |
WO2012077647A1 (ja) * | 2010-12-10 | 2012-06-14 | シャープ株式会社 | 液晶パネル、表示装置、及び、その駆動方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0743479B2 (ja) | 1995-05-15 |
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