JP3491814B2 - 集積回路装置およびそれを用いた液晶表示装置 - Google Patents
集積回路装置およびそれを用いた液晶表示装置Info
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- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
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Description
【０００１】
【発明の属する技術分野】本発明は集積回路装置および
それを用いたアクティブマトリックス型でドット反転駆
動方式の液晶表示装置に関する。
それを用いたアクティブマトリックス型でドット反転駆
動方式の液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリックス型でドット反転
駆動方式の液晶表示装置の液晶表示モジュールは、図５
に示すように液晶パネル１００と液晶パネル１００の外
周に配置した駆動装置２００とを具備している。液晶パ
ネル１００は、液晶を介して互いに対向配置した２枚の
ガラス基板で構成され、リア側の基板にはＴＦＴ（薄膜
トランジスタ）と画素電極が、フロント側の基板にはコ
モン電極とカラーフィルタが形成されている。リア側の
基板にはＴＦＴと画素電極がマトリックス状に形成さ
れ、これらのＴＦＴと画素電極を水平方向に延在し、垂
直方向に並設されるゲート線と、垂直方向に延在し、水
平方向に並設されるデータ線が接続している。駆動装置
２００は、ゲート線に接続される垂直ドライバ２１０
と、データ線に接続される水平ドライバ２２０とで構成
されている。垂直ドライバ２１０からあるゲート線に走
査信号が供給されることにより、このゲート線に接続さ
れているＴＦＴがオンし、水平ドライバ２２０からデー
タ線に供給された表示データ信号がこのオンしたＴＦＴ
を介して画素電極に供給され、この画素電極とコモン電
極で液晶に電界が加わり、光学的変化を起こして表示を
行う。
駆動方式の液晶表示装置の液晶表示モジュールは、図５
に示すように液晶パネル１００と液晶パネル１００の外
周に配置した駆動装置２００とを具備している。液晶パ
ネル１００は、液晶を介して互いに対向配置した２枚の
ガラス基板で構成され、リア側の基板にはＴＦＴ（薄膜
トランジスタ）と画素電極が、フロント側の基板にはコ
モン電極とカラーフィルタが形成されている。リア側の
基板にはＴＦＴと画素電極がマトリックス状に形成さ
れ、これらのＴＦＴと画素電極を水平方向に延在し、垂
直方向に並設されるゲート線と、垂直方向に延在し、水
平方向に並設されるデータ線が接続している。駆動装置
２００は、ゲート線に接続される垂直ドライバ２１０
と、データ線に接続される水平ドライバ２２０とで構成
されている。垂直ドライバ２１０からあるゲート線に走
査信号が供給されることにより、このゲート線に接続さ
れているＴＦＴがオンし、水平ドライバ２２０からデー
タ線に供給された表示データ信号がこのオンしたＴＦＴ
を介して画素電極に供給され、この画素電極とコモン電
極で液晶に電界が加わり、光学的変化を起こして表示を
行う。
【０００３】各ドライバ２１０，２２０のモジュールへ
の実装は、例えばＸＧＡ（１０２４×７６８画素）表示
の場合、 水平ドライバ２２０は、データ線はＲ（赤）、Ｇ
（緑）、Ｂ（青）用が必要なため、１０２４×３＝３０
７２本のデータ線を駆動する必要があり、例えば、３８
４本分の駆動能力を有する水平ドライバ２２０を液晶パ
ネル１００の上側外周に８個をカスケード接続で片側配
置される。 垂直ドライバ２１０は、７６８本のゲート線を駆動す
る必要があり、例えば１９２本分の駆動能力を有する垂
直ドライバ２１０を液晶パネル１００の左側外周に４個
をカスケード接続で片側配置される。 また、ドライバ２１０，２２０は長尺矩形の半導体チッ
プからなる集積回路装置で構成され、この集積回路装置
のモジュールへの実装は、ＴＣＰ（テープキャリアパッ
ケージ）に各集積回路装置を搭載して、液晶パネル１０
０の対応する辺に半導体チップの長辺側で平行配置され
る。
の実装は、例えばＸＧＡ（１０２４×７６８画素）表示
の場合、 水平ドライバ２２０は、データ線はＲ（赤）、Ｇ
（緑）、Ｂ（青）用が必要なため、１０２４×３＝３０
７２本のデータ線を駆動する必要があり、例えば、３８
４本分の駆動能力を有する水平ドライバ２２０を液晶パ
ネル１００の上側外周に８個をカスケード接続で片側配
置される。 垂直ドライバ２１０は、７６８本のゲート線を駆動す
る必要があり、例えば１９２本分の駆動能力を有する垂
直ドライバ２１０を液晶パネル１００の左側外周に４個
をカスケード接続で片側配置される。 また、ドライバ２１０，２２０は長尺矩形の半導体チッ
プからなる集積回路装置で構成され、この集積回路装置
のモジュールへの実装は、ＴＣＰ（テープキャリアパッ
ケージ）に各集積回路装置を搭載して、液晶パネル１０
０の対応する辺に半導体チップの長辺側で平行配置され
る。
【０００４】本出願の発明は上記ドライバ２１０，２２
０のうち水平ドライバ２２０についてのものであり、以
下、水平ドライバ２２０の概略構成について図６を参照
して説明する。近年、液晶パネルの高画質化のため水平
ドライバに対して高ビット化の要求があり、水平ドライ
バ２２０は表示データとしてＲ、Ｇ、Ｂ各色高ビットの
８ビット表示データを入力することにより２５６階調の
負極性および正極性階調電圧を負極性および正極性駆動
電圧としてデータ線に奇数線と偶数線とで極性が相異な
るようにして１水平期間毎に交互に出力するもので、シ
フトレジスタ２２１、データレジスタ２２２、ラッチ２
２３、レベルシフタ２２４、Ｄ／Ａコンバータ２２５お
よびボルテージフォロア出力回路２２６を有している。
シフトレジスタ２２１は、例えば、６４ビット双方向性
でシフト方向切換え入力により右シフト・スタートパル
ス入出力または左シフト・スタートパルス入出力が選択
され、クロック入力のエッジでスタートパルスのＨレベ
ルを読込み、データ取込み用の制御信号を順次生成し、
データレジスタ２２２に出力する。データレジスタ２２
２はシフトレジスタ２２１の各段からの制御信号に基づ
き６段毎に順次８ビット表示データを読み込み、ラッチ
２２３はデータレジスタ２２２に読み込まれた表示デー
タをラッチ入力のエッジで、レベルシフタ２２４を介し
てＤ／Ａコンバータ２２５に１水平期間毎に一括出力す
る。Ｄ／Ａコンバータ２２５は各出力に対応する表示デ
ータに基づきγ補正電源入力により内部の階調電圧生成
回路で生成された２５６階調の負極性および正極性階調
電圧のうち１つづつを内部のＲＯＭデコーダで選択して
ボルテージフォロア出力回路２２６を介して各データ線
に負極性および正極性駆動電圧として奇数線と偶数線と
で極性が相異なるようにして１水平期間毎に交互に出力
する。
０のうち水平ドライバ２２０についてのものであり、以
下、水平ドライバ２２０の概略構成について図６を参照
して説明する。近年、液晶パネルの高画質化のため水平
ドライバに対して高ビット化の要求があり、水平ドライ
バ２２０は表示データとしてＲ、Ｇ、Ｂ各色高ビットの
８ビット表示データを入力することにより２５６階調の
負極性および正極性階調電圧を負極性および正極性駆動
電圧としてデータ線に奇数線と偶数線とで極性が相異な
るようにして１水平期間毎に交互に出力するもので、シ
フトレジスタ２２１、データレジスタ２２２、ラッチ２
２３、レベルシフタ２２４、Ｄ／Ａコンバータ２２５お
よびボルテージフォロア出力回路２２６を有している。
シフトレジスタ２２１は、例えば、６４ビット双方向性
でシフト方向切換え入力により右シフト・スタートパル
ス入出力または左シフト・スタートパルス入出力が選択
され、クロック入力のエッジでスタートパルスのＨレベ
ルを読込み、データ取込み用の制御信号を順次生成し、
データレジスタ２２２に出力する。データレジスタ２２
２はシフトレジスタ２２１の各段からの制御信号に基づ
き６段毎に順次８ビット表示データを読み込み、ラッチ
２２３はデータレジスタ２２２に読み込まれた表示デー
タをラッチ入力のエッジで、レベルシフタ２２４を介し
てＤ／Ａコンバータ２２５に１水平期間毎に一括出力す
る。Ｄ／Ａコンバータ２２５は各出力に対応する表示デ
ータに基づきγ補正電源入力により内部の階調電圧生成
回路で生成された２５６階調の負極性および正極性階調
電圧のうち１つづつを内部のＲＯＭデコーダで選択して
ボルテージフォロア出力回路２２６を介して各データ線
に負極性および正極性駆動電圧として奇数線と偶数線と
で極性が相異なるようにして１水平期間毎に交互に出力
する。
【０００５】次に、水平ドライバ２２０としてＴＣＰに
搭載される従来の集積回路装置をデータ線３８４本分の
駆動能力を有するものとして図３を参照して説明する。
図において、１はスリム棒状の半導体チップで、半導体
チップ１には、長辺に沿う中央部に上記で説明した水平
ドライバ２２０の回路が内部回路２として配置されてい
る。図示しないが、長辺に沿う両外周部の内、液晶パネ
ル側に配置される外周部にデータ線３８４本分に対応し
た出力用パッドが内部回路２と接続されて配置され、反
対側の外周部にスタートパルス入出力、シフト方向切り
替え入力、クロック入力、データ入力、ラッチ入力等の
入力用パッドと正電源、負電源、γ補正電源の電源用パ
ッドが内部回路２と接続されて配置されている。尚、出
力用パッドの一部は液晶パネル側の長辺の他に短辺また
は入力側の長辺にも配置されることがある。内部回路２
内はレイアウト的にデータ線３８４本の４分の１すなわ
ちデータ線９６本に対応する略同一構成の４個の駆動回
路ブロック３に分割されている。
搭載される従来の集積回路装置をデータ線３８４本分の
駆動能力を有するものとして図３を参照して説明する。
図において、１はスリム棒状の半導体チップで、半導体
チップ１には、長辺に沿う中央部に上記で説明した水平
ドライバ２２０の回路が内部回路２として配置されてい
る。図示しないが、長辺に沿う両外周部の内、液晶パネ
ル側に配置される外周部にデータ線３８４本分に対応し
た出力用パッドが内部回路２と接続されて配置され、反
対側の外周部にスタートパルス入出力、シフト方向切り
替え入力、クロック入力、データ入力、ラッチ入力等の
入力用パッドと正電源、負電源、γ補正電源の電源用パ
ッドが内部回路２と接続されて配置されている。尚、出
力用パッドの一部は液晶パネル側の長辺の他に短辺また
は入力側の長辺にも配置されることがある。内部回路２
内はレイアウト的にデータ線３８４本の４分の１すなわ
ちデータ線９６本に対応する略同一構成の４個の駆動回
路ブロック３に分割されている。
【０００６】次に、駆動回路ブロック３について図４を
参照して説明する。尚、説明を簡明にするために、上記
９６出力を有する駆動回路ブロック３について、１２出
力を有するものを図示して説明し、階調電圧生成回路等
の共通回路および外部からの電源入力や信号入力の図示
を省略する。駆動回路ブロック３は、１段が６出力に対
応する２段（９６出力の場合は１６段）のシフトレジス
タ１１と、１２出力分に対応する１２段（９６出力の場
合は９６段）のデータレジスタ１２と、２入力２出力の
切り替えスイッチが６段（９６出力の場合は４８段）の
第１切り替えスイッチ１３と、１２出力分に対応する１
２段（９６出力の場合は９６段）のラッチ１４と、１２
出力分に対応する１２段（９６出力の場合は９６段）の
レベルシフタ１５と、６段（９６出力の場合は４８段）
のＮＲＯＭデコーダ１６Ｎと６段（９６出力の場合は４
８段）のＰＲＯＭデコーダ１６Ｐとを半導体チップ１の
長尺方向に隣接して配置したＤ／Ａコンバータ１６と、
２入力２出力の切り替えスイッチが６段（９６出力の場
合は４８段）の第２切り替えスイッチ１７と、１２出力
分に対応する１２段（９６出力の場合は９６段）のボル
テージフォロア出力回路１８とをボルテージフォロア出
力回路１８を半導体チップ１の液晶パネル側の長辺方向
に順次、段配置して構成し、シフトレジスタ１１とデー
タレジスタ１２間を配線２１と、データレジスタ１２と
第１切り替えスイッチ１３間を配線２２と、第１切り替
えスイッチ１３とラッチ１４間を配線２３と、ラッチ１
４とレベルシフタ１５間を配線２４と、レベルシフタ１
５とＤ／Ａコンバータ１６間を配線２５と、Ｄ／Ａコン
バータ１６と第２切り替えスイッチ１７間を配線２６
と、第２切り替えスイッチ１７とボルテージフォロア出
力回路１８間を配線２７とで接続している。
参照して説明する。尚、説明を簡明にするために、上記
９６出力を有する駆動回路ブロック３について、１２出
力を有するものを図示して説明し、階調電圧生成回路等
の共通回路および外部からの電源入力や信号入力の図示
を省略する。駆動回路ブロック３は、１段が６出力に対
応する２段（９６出力の場合は１６段）のシフトレジス
タ１１と、１２出力分に対応する１２段（９６出力の場
合は９６段）のデータレジスタ１２と、２入力２出力の
切り替えスイッチが６段（９６出力の場合は４８段）の
第１切り替えスイッチ１３と、１２出力分に対応する１
２段（９６出力の場合は９６段）のラッチ１４と、１２
出力分に対応する１２段（９６出力の場合は９６段）の
レベルシフタ１５と、６段（９６出力の場合は４８段）
のＮＲＯＭデコーダ１６Ｎと６段（９６出力の場合は４
８段）のＰＲＯＭデコーダ１６Ｐとを半導体チップ１の
長尺方向に隣接して配置したＤ／Ａコンバータ１６と、
２入力２出力の切り替えスイッチが６段（９６出力の場
合は４８段）の第２切り替えスイッチ１７と、１２出力
分に対応する１２段（９６出力の場合は９６段）のボル
テージフォロア出力回路１８とをボルテージフォロア出
力回路１８を半導体チップ１の液晶パネル側の長辺方向
に順次、段配置して構成し、シフトレジスタ１１とデー
タレジスタ１２間を配線２１と、データレジスタ１２と
第１切り替えスイッチ１３間を配線２２と、第１切り替
えスイッチ１３とラッチ１４間を配線２３と、ラッチ１
４とレベルシフタ１５間を配線２４と、レベルシフタ１
５とＤ／Ａコンバータ１６間を配線２５と、Ｄ／Ａコン
バータ１６と第２切り替えスイッチ１７間を配線２６
と、第２切り替えスイッチ１７とボルテージフォロア出
力回路１８間を配線２７とで接続している。
【０００７】配線２１はシフトレジスタ１１の第１段目
とデータレジスタ１２の第１段目から第６段目間および
シフトレジスタ１１の第２段目とデータレジスタ１２の
第７段目から第１２段目間を接続している。配線２２は
データレジスタ１２の第１段目と第１切り替えスイッチ
１３の１段目の２入力の一入力側間、データレジスタ１
２の第２段目と第１切り替えスイッチ１３の１段目の２
入力の他入力側間、データレジスタ１２の第３段目と第
１切り替えスイッチ１３の２段目の２入力の一入力側
間、データレジスタ１２の第４段目と第１切り替えスイ
ッチ１３の２段目の２入力の他入力側間、…、データレ
ジスタ１２の第１１段目と第１切り替えスイッチ１３の
６段目の２入力の一入力側間、およびデータレジスタ１
２の第１２段目と第１切り替えスイッチ１３の６段目の
２入力の他入力側間をそれぞれ８本で接続している。配
線２３は第１切り替えスイッチ１３の１段目の２出力の
一出力とラッチ１４の第１段目間、第１切り替えスイッ
チ１３の１段目の２出力の他出力とラッチ１４の第７段
目間、第１切り替えスイッチ１３の２段目の２出力の一
出力とラッチ１４の第２段目間、第１切り替えスイッチ
１３の２段目の２出力の他出力とラッチ１４の第８段目
間、…、第１切り替えスイッチ１３の６段目の２出力の
一出力とラッチ１４の第６段目間、および第１切り替え
スイッチ１３の６段目の２出力の他出力とラッチ１４の
第１２段目間をそれぞれ８本で接続している。配線２４
はラッチ１４の第１段目とレベルシフタ１５の第１段目
間、ラッチ１４の第２段目とレベルシフタ１５の第２段
目間、…、およびラッチ１４の第１２段目とレベルシフ
タ１５の第１２段目間をそれぞれ８本で接続している。
配線２５はレベルシフタ１５の第１段目とＮＲＯＭデコ
ーダ１６Ｎの第１段目間、レベルシフタ１５の第２段目
とＮＲＯＭデコーダ１６Ｎの第２段目間、…、レベルシ
フタ１５の第７段目とＰＲＯＭデコーダ１６Ｐの第１段
目間、…、およびレベルシフタ１５の第１２段目とＰＲ
ＯＭデコーダ１６Ｐの第６段目間をそれぞれ１６本で接
続している。配線２６はＮＲＯＭデコーダ１６Ｎの第１
段目と第２切り替えスイッチ１７の第１段目の２入力の
一入力側間、ＮＲＯＭデコーダ１６Ｎの第２段目と第２
切り替えスイッチ１７の第２段目の２入力の一入力側
間、…、ＮＲＯＭデコーダ１６Ｎの第６段目と第２切り
替えスイッチ１７の第６段目の２入力の一入力側間、Ｐ
ＲＯＭデコーダ１６Ｐの第１段目と第２切り替えスイッ
チ１７の第１段目の２入力の他入力側間、ＰＲＯＭデコ
ーダ１６Ｐの第２段目と第２切り替えスイッチ１７の第
２段目の２入力の他入力側間、…、およびＰＲＯＭデコ
ーダ１６Ｐの第６段目と第２切り替えスイッチ１７の第
６段目の２入力の他入力側間をそれぞれ１本で接続して
いる。配線２７は第２切り替えスイッチ１７の第１段目
の２出力の一出力とボルテージフォロア出力回路１８の
第１段目間、第２切り替えスイッチ１７の第１段目の２
出力の他出力とボルテージフォロア出力回路１８の第２
段目間、…、第２切り替えスイッチ１７の第６段目の２
出力の一出力とボルテージフォロア出力回路１８の第１
１段目間、および第２切り替えスイッチ１７の第６段目
の２出力の他出力とボルテージフォロア出力回路１８の
第１２段目間をそれぞれ１本で接続している。
とデータレジスタ１２の第１段目から第６段目間および
シフトレジスタ１１の第２段目とデータレジスタ１２の
第７段目から第１２段目間を接続している。配線２２は
データレジスタ１２の第１段目と第１切り替えスイッチ
１３の１段目の２入力の一入力側間、データレジスタ１
２の第２段目と第１切り替えスイッチ１３の１段目の２
入力の他入力側間、データレジスタ１２の第３段目と第
１切り替えスイッチ１３の２段目の２入力の一入力側
間、データレジスタ１２の第４段目と第１切り替えスイ
ッチ１３の２段目の２入力の他入力側間、…、データレ
ジスタ１２の第１１段目と第１切り替えスイッチ１３の
６段目の２入力の一入力側間、およびデータレジスタ１
２の第１２段目と第１切り替えスイッチ１３の６段目の
２入力の他入力側間をそれぞれ８本で接続している。配
線２３は第１切り替えスイッチ１３の１段目の２出力の
一出力とラッチ１４の第１段目間、第１切り替えスイッ
チ１３の１段目の２出力の他出力とラッチ１４の第７段
目間、第１切り替えスイッチ１３の２段目の２出力の一
出力とラッチ１４の第２段目間、第１切り替えスイッチ
１３の２段目の２出力の他出力とラッチ１４の第８段目
間、…、第１切り替えスイッチ１３の６段目の２出力の
一出力とラッチ１４の第６段目間、および第１切り替え
スイッチ１３の６段目の２出力の他出力とラッチ１４の
第１２段目間をそれぞれ８本で接続している。配線２４
はラッチ１４の第１段目とレベルシフタ１５の第１段目
間、ラッチ１４の第２段目とレベルシフタ１５の第２段
目間、…、およびラッチ１４の第１２段目とレベルシフ
タ１５の第１２段目間をそれぞれ８本で接続している。
配線２５はレベルシフタ１５の第１段目とＮＲＯＭデコ
ーダ１６Ｎの第１段目間、レベルシフタ１５の第２段目
とＮＲＯＭデコーダ１６Ｎの第２段目間、…、レベルシ
フタ１５の第７段目とＰＲＯＭデコーダ１６Ｐの第１段
目間、…、およびレベルシフタ１５の第１２段目とＰＲ
ＯＭデコーダ１６Ｐの第６段目間をそれぞれ１６本で接
続している。配線２６はＮＲＯＭデコーダ１６Ｎの第１
段目と第２切り替えスイッチ１７の第１段目の２入力の
一入力側間、ＮＲＯＭデコーダ１６Ｎの第２段目と第２
切り替えスイッチ１７の第２段目の２入力の一入力側
間、…、ＮＲＯＭデコーダ１６Ｎの第６段目と第２切り
替えスイッチ１７の第６段目の２入力の一入力側間、Ｐ
ＲＯＭデコーダ１６Ｐの第１段目と第２切り替えスイッ
チ１７の第１段目の２入力の他入力側間、ＰＲＯＭデコ
ーダ１６Ｐの第２段目と第２切り替えスイッチ１７の第
２段目の２入力の他入力側間、…、およびＰＲＯＭデコ
ーダ１６Ｐの第６段目と第２切り替えスイッチ１７の第
６段目の２入力の他入力側間をそれぞれ１本で接続して
いる。配線２７は第２切り替えスイッチ１７の第１段目
の２出力の一出力とボルテージフォロア出力回路１８の
第１段目間、第２切り替えスイッチ１７の第１段目の２
出力の他出力とボルテージフォロア出力回路１８の第２
段目間、…、第２切り替えスイッチ１７の第６段目の２
出力の一出力とボルテージフォロア出力回路１８の第１
１段目間、および第２切り替えスイッチ１７の第６段目
の２出力の他出力とボルテージフォロア出力回路１８の
第１２段目間をそれぞれ１本で接続している。
【０００８】駆動回路ブロック３の動作は、シフトレジ
スタ１１において、シフト方向切換え入力により、例え
ば、右シフト・スタートパルス入出力が選択されると１
水平期間毎にシフトレジスタ１１の１段目にクロック入
力のエッジでスタートパルスのＨレベルが読込まれシフ
トレジスタ１１の２段目に転送されてシフトレジスタ１
１の第２段目から右シフト・スタートパルスが出力され
ると共に、シフトレジスタ１１の第１段目および第２段
目から順次データ取込み用の制御信号がデータレジスタ
１２の第１段目から第６段目および第７段目から第１２
段目にそれぞれ出力される。データレジスタ１２は１水
平期間毎にシフトレジスタ１１の第１段目からの制御信
号により第１段目から第６段目の各段に、および第２段
目からの制御信号により第７段目から第１２段目の各段
にそれぞれ８ビットの表示データを取込み、データレジ
スタ１２の奇数段である第１段目、第３段目、…、第１
１段目に取込まれた表示データは第１切り替えスイッチ
１３の第１段目から第６段目のそれぞれの一入力側に出
力されると共に、データレジスタ１２の偶数段である第
２段目、第４段目、…、第１２段目に取込まれた表示デ
ータは第１切り替えスイッチ１３の第１段目から第６段
目のそれぞれの他入力側に出力される。第１切り替えス
イッチ１３は１水平期間毎に第１段目から第６段目のそ
れぞれの一入力側と他入力側に入力された表示データを
ラッチ１４の第１段目から第６段目と第７段目から第１
２段目に交互にそれぞれ出力する。ラッチ１４は１水平
期間毎に第１段目から第１２段目に入力された表示デー
タをラッチ入力のエッジでレベルシフタ１５を介してＤ
／Ａコンバータ１６の内部のＮＲＯＭデコーダ１６Ｎお
よびＰＲＯＭデコーダ１６Ｐの各第１段目から第６段目
に一括出力する。Ｄ／Ａコンバータ１６は内部のＮＲＯ
Ｍデコーダ１６Ｎの第１段目から第６段目に入力された
表示データに基づき２５６階調の負の階調電圧のうち１
つづつを第２切り替えスイッチ１７の第１段目から第６
段目の一入力側にそれぞれ出力すると共に、内部のＰＲ
ＯＭデコーダ１６Ｐの第１段目から第６段目に入力され
た表示データに基づき２５６階調の正の階調電圧のうち
１つを第２切り替えスイッチ１７の第１段目から第６段
目の他入力側にそれぞれ出力する。第２切り替えスイッ
チ１７は１水平期間毎に第１段目から第６段目のそれぞ
れの一入力側に入力された負極性階調電圧と他入力側に
入力された正極性階調電圧をボルテージフォロア出力回
路１８の奇数段である第１段目、第３段目、…、第１１
段目と偶数段である第２段目、第４段目、…、第１２段
目に交互にそれぞれ出力する。ボルテージフォロア出力
回路１８は第１段目から第１２段目の各段に入力された
負極性階調電圧と正極性階調電圧を奇数段と偶数段とで
極性が相異なるようにして１水平期間毎に交互に奇数デ
ータ線と偶数データ線とに出力する。
スタ１１において、シフト方向切換え入力により、例え
ば、右シフト・スタートパルス入出力が選択されると１
水平期間毎にシフトレジスタ１１の１段目にクロック入
力のエッジでスタートパルスのＨレベルが読込まれシフ
トレジスタ１１の２段目に転送されてシフトレジスタ１
１の第２段目から右シフト・スタートパルスが出力され
ると共に、シフトレジスタ１１の第１段目および第２段
目から順次データ取込み用の制御信号がデータレジスタ
１２の第１段目から第６段目および第７段目から第１２
段目にそれぞれ出力される。データレジスタ１２は１水
平期間毎にシフトレジスタ１１の第１段目からの制御信
号により第１段目から第６段目の各段に、および第２段
目からの制御信号により第７段目から第１２段目の各段
にそれぞれ８ビットの表示データを取込み、データレジ
スタ１２の奇数段である第１段目、第３段目、…、第１
１段目に取込まれた表示データは第１切り替えスイッチ
１３の第１段目から第６段目のそれぞれの一入力側に出
力されると共に、データレジスタ１２の偶数段である第
２段目、第４段目、…、第１２段目に取込まれた表示デ
ータは第１切り替えスイッチ１３の第１段目から第６段
目のそれぞれの他入力側に出力される。第１切り替えス
イッチ１３は１水平期間毎に第１段目から第６段目のそ
れぞれの一入力側と他入力側に入力された表示データを
ラッチ１４の第１段目から第６段目と第７段目から第１
２段目に交互にそれぞれ出力する。ラッチ１４は１水平
期間毎に第１段目から第１２段目に入力された表示デー
タをラッチ入力のエッジでレベルシフタ１５を介してＤ
／Ａコンバータ１６の内部のＮＲＯＭデコーダ１６Ｎお
よびＰＲＯＭデコーダ１６Ｐの各第１段目から第６段目
に一括出力する。Ｄ／Ａコンバータ１６は内部のＮＲＯ
Ｍデコーダ１６Ｎの第１段目から第６段目に入力された
表示データに基づき２５６階調の負の階調電圧のうち１
つづつを第２切り替えスイッチ１７の第１段目から第６
段目の一入力側にそれぞれ出力すると共に、内部のＰＲ
ＯＭデコーダ１６Ｐの第１段目から第６段目に入力され
た表示データに基づき２５６階調の正の階調電圧のうち
１つを第２切り替えスイッチ１７の第１段目から第６段
目の他入力側にそれぞれ出力する。第２切り替えスイッ
チ１７は１水平期間毎に第１段目から第６段目のそれぞ
れの一入力側に入力された負極性階調電圧と他入力側に
入力された正極性階調電圧をボルテージフォロア出力回
路１８の奇数段である第１段目、第３段目、…、第１１
段目と偶数段である第２段目、第４段目、…、第１２段
目に交互にそれぞれ出力する。ボルテージフォロア出力
回路１８は第１段目から第１２段目の各段に入力された
負極性階調電圧と正極性階調電圧を奇数段と偶数段とで
極性が相異なるようにして１水平期間毎に交互に奇数デ
ータ線と偶数データ線とに出力する。
【０００９】
【発明が解決しようとする課題】ところで、図４に示す
ように配線２３は第１切り替えスイッチ１３の１段目の
２出力の一出力とラッチ１４の第１段目間、第１切り替
えスイッチ１３の１段目の２出力の他出力とラッチ１４
の第７段目間、第１切り替えスイッチ１３の２段目の２
出力の一出力とラッチ１４の第２段目間、第１切り替え
スイッチ１３の２段目の２出力の他出力とラッチ１４の
第８段目間、…、第１切り替えスイッチ１３の６段目の
２出力の一出力とラッチ１４の第６段目間、および第１
切り替えスイッチ１３の６段目の２出力の他出力とラッ
チ１４の第１２段目間をそれぞれ８本で接続しており、
第１切り替えスイッチ１３とラッチ１４間に平行な配線
以外に平行な配線と交差する配線が必要で、そのレイア
ウトのために第１切り替えスイッチ１３とラッチ１４間
方向に少なくとも配線ピッチ×６出力×８本／出力分の
寸法が必要である。駆動回路ブロック３が９６出力に対
応する場合は少なくとも配線ピッチ×４８出力×８本／
出力分の寸法が必要で、配線ピッチを例えば１．５μｍ
とするとこの寸法は１．５μｍ ×４８出力×８本／出
力＝５７６μｍとなり、チップの短尺方向の寸法に占め
る割合はチップの短尺方向の寸法を例えば２．５ｍｍと
すると約２０％と大きく、チップのコストに占める割合
が大きいという問題があった。また、液晶表示モジュー
ルは表示領域以外の周辺部（額縁）にドライバを配置し
ており、液晶表示装置を小型化するにはこの周辺部を極
力小さくする必要があり、ドライバを構成する半導体チ
ップの短尺方向の寸法を小さくするにはこの割合を小さ
くする必要があった。。本発明は上記問題点に鑑みてな
されたものであり、第１切り替えスイッチとラッチ間で
の配線の交差を無くして、第１切り替えスイッチとラッ
チ間の配線レイアウトのための寸法のチップ短尺方向の
寸法に占める割合を小さくすることにより、半導体チッ
プの幅を狭くし、かつチップ面積も縮小した集積回路装
置およびそれを用いた液晶表示装置を提供することを目
的とする。
ように配線２３は第１切り替えスイッチ１３の１段目の
２出力の一出力とラッチ１４の第１段目間、第１切り替
えスイッチ１３の１段目の２出力の他出力とラッチ１４
の第７段目間、第１切り替えスイッチ１３の２段目の２
出力の一出力とラッチ１４の第２段目間、第１切り替え
スイッチ１３の２段目の２出力の他出力とラッチ１４の
第８段目間、…、第１切り替えスイッチ１３の６段目の
２出力の一出力とラッチ１４の第６段目間、および第１
切り替えスイッチ１３の６段目の２出力の他出力とラッ
チ１４の第１２段目間をそれぞれ８本で接続しており、
第１切り替えスイッチ１３とラッチ１４間に平行な配線
以外に平行な配線と交差する配線が必要で、そのレイア
ウトのために第１切り替えスイッチ１３とラッチ１４間
方向に少なくとも配線ピッチ×６出力×８本／出力分の
寸法が必要である。駆動回路ブロック３が９６出力に対
応する場合は少なくとも配線ピッチ×４８出力×８本／
出力分の寸法が必要で、配線ピッチを例えば１．５μｍ
とするとこの寸法は１．５μｍ ×４８出力×８本／出
力＝５７６μｍとなり、チップの短尺方向の寸法に占め
る割合はチップの短尺方向の寸法を例えば２．５ｍｍと
すると約２０％と大きく、チップのコストに占める割合
が大きいという問題があった。また、液晶表示モジュー
ルは表示領域以外の周辺部（額縁）にドライバを配置し
ており、液晶表示装置を小型化するにはこの周辺部を極
力小さくする必要があり、ドライバを構成する半導体チ
ップの短尺方向の寸法を小さくするにはこの割合を小さ
くする必要があった。。本発明は上記問題点に鑑みてな
されたものであり、第１切り替えスイッチとラッチ間で
の配線の交差を無くして、第１切り替えスイッチとラッ
チ間の配線レイアウトのための寸法のチップ短尺方向の
寸法に占める割合を小さくすることにより、半導体チッ
プの幅を狭くし、かつチップ面積も縮小した集積回路装
置およびそれを用いた液晶表示装置を提供することを目
的とする。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、ｍ個の出力を有するｎ個の駆動回路ブロックを
長尺矩形の半導体チップの長尺方向に配し、前記出力か
ら正極性駆動電圧と負極性駆動電圧を奇数番目出力と偶
数番目出力とで極性が相異なるようにして１水平期間毎
に交互に出力する集積回路装置であって、前記駆動回路
ブロックが、各段に複数ビットの表示データを取込む２
ｍ段のデータレジスタと、このデータレジスタの第ｉ段
目（ｉ＝１，３，…，２ｍ−１）と第（ｉ＋１）段目に
取込まれた表示データとを１水平期間毎に交互に出力す
る２入力１出力でｍ段の第１切り替えスイッチと、この
第１切り替えスイッチが接続されラッチ入力により前記
第１切り替えスイッチの各段からの表示データを１水平
期間毎に一括出力するｍ段のラッチと、このラッチの第
１段目から第（ｍ／２）段目が接続され一極性駆動電圧
を出力する（ｍ／２）段の一導電型ＲＯＭデコーダおよ
び前記ラッチの第（（ｍ／２）＋１）段目から第２ｍ段
目が接続され他極性駆動電圧を出力する（ｍ／２）段の
他導電型ＲＯＭデコーダを半導体チップの長尺方向に隣
接して配置したＤ／Ａコンバータと、このＤ／Ａコンバ
ータに接続され前記一極性駆動電圧と他極性駆動電圧と
を１水平期間毎に交互に出力する２入力２出力の第２切
り替え回路とを具備し、前記データレジスタに取込まれ
る表示データが第ｊ段目（ｊ＝１，２，…，ｍ）と第
（ｊ＋ｍ）段目とで同一であり、前記第１切り替えスイ
ッチの第１段目から第（ｍ／２）段目において２入力の
一方が選択されるとき、第（（ｍ／２）＋１）段目から
第２ｍ段目において２入力の他方が選択される。本手段
によれば、データレジスタの段数を駆動回路ブロックの
出力数の２倍にして全段数の半分を一導電型ＲＯＭデコ
ーダ用とし、残り半分を他導電型ＲＯＭデコーダ用とし
て第ｊ段目（ｊ＝１，２，…，ｍ）と第（ｊ＋ｍ）段目
とで同一表示データを取込むようにしている。また、２
入力１出力の第１切り替えスイッチの段数を駆動回路ブ
ロックの出力数と同数にして、一導電型ＲＯＭデコーダ
用としたデータレジスタの各段の隣接する奇数段と偶数
段からの表示データを第１切り替えスイッチおよびラッ
チを介して一導電型ＲＯＭデコーダに、他導電型ＲＯＭ
デコーダ用としたデータレジスタの各段の隣接する奇数
段と偶数段からの表示データを第１切り替えスイッチお
よびラッチを介して他導電型ＲＯＭデコーダに、１水平
期間毎に交互に供給するようにしている。そして、この
とき第１切り替えスイッチにより、一導電型ＲＯＭデコ
ーダへ奇数段の表示データと偶数段の表示データの一方
が供給されるとき、他導電型ＲＯＭデコーダへは奇数段
の表示データと偶数段の表示データの他方が供給される
ようにしている。これにより、第１切り替えスイッチと
ラッチ間の配線は各第１段目、第２段目、…、第ｍ段目
同士で接続可能となり、各段間での交差がなくなり、第
１切り替えスイッチとラッチ間を横に走る配線が不要と
なる。
装置は、ｍ個の出力を有するｎ個の駆動回路ブロックを
長尺矩形の半導体チップの長尺方向に配し、前記出力か
ら正極性駆動電圧と負極性駆動電圧を奇数番目出力と偶
数番目出力とで極性が相異なるようにして１水平期間毎
に交互に出力する集積回路装置であって、前記駆動回路
ブロックが、各段に複数ビットの表示データを取込む２
ｍ段のデータレジスタと、このデータレジスタの第ｉ段
目（ｉ＝１，３，…，２ｍ−１）と第（ｉ＋１）段目に
取込まれた表示データとを１水平期間毎に交互に出力す
る２入力１出力でｍ段の第１切り替えスイッチと、この
第１切り替えスイッチが接続されラッチ入力により前記
第１切り替えスイッチの各段からの表示データを１水平
期間毎に一括出力するｍ段のラッチと、このラッチの第
１段目から第（ｍ／２）段目が接続され一極性駆動電圧
を出力する（ｍ／２）段の一導電型ＲＯＭデコーダおよ
び前記ラッチの第（（ｍ／２）＋１）段目から第２ｍ段
目が接続され他極性駆動電圧を出力する（ｍ／２）段の
他導電型ＲＯＭデコーダを半導体チップの長尺方向に隣
接して配置したＤ／Ａコンバータと、このＤ／Ａコンバ
ータに接続され前記一極性駆動電圧と他極性駆動電圧と
を１水平期間毎に交互に出力する２入力２出力の第２切
り替え回路とを具備し、前記データレジスタに取込まれ
る表示データが第ｊ段目（ｊ＝１，２，…，ｍ）と第
（ｊ＋ｍ）段目とで同一であり、前記第１切り替えスイ
ッチの第１段目から第（ｍ／２）段目において２入力の
一方が選択されるとき、第（（ｍ／２）＋１）段目から
第２ｍ段目において２入力の他方が選択される。本手段
によれば、データレジスタの段数を駆動回路ブロックの
出力数の２倍にして全段数の半分を一導電型ＲＯＭデコ
ーダ用とし、残り半分を他導電型ＲＯＭデコーダ用とし
て第ｊ段目（ｊ＝１，２，…，ｍ）と第（ｊ＋ｍ）段目
とで同一表示データを取込むようにしている。また、２
入力１出力の第１切り替えスイッチの段数を駆動回路ブ
ロックの出力数と同数にして、一導電型ＲＯＭデコーダ
用としたデータレジスタの各段の隣接する奇数段と偶数
段からの表示データを第１切り替えスイッチおよびラッ
チを介して一導電型ＲＯＭデコーダに、他導電型ＲＯＭ
デコーダ用としたデータレジスタの各段の隣接する奇数
段と偶数段からの表示データを第１切り替えスイッチお
よびラッチを介して他導電型ＲＯＭデコーダに、１水平
期間毎に交互に供給するようにしている。そして、この
とき第１切り替えスイッチにより、一導電型ＲＯＭデコ
ーダへ奇数段の表示データと偶数段の表示データの一方
が供給されるとき、他導電型ＲＯＭデコーダへは奇数段
の表示データと偶数段の表示データの他方が供給される
ようにしている。これにより、第１切り替えスイッチと
ラッチ間の配線は各第１段目、第２段目、…、第ｍ段目
同士で接続可能となり、各段間での交差がなくなり、第
１切り替えスイッチとラッチ間を横に走る配線が不要と
なる。
【００１１】
【実施の形態】以下に、本発明に基づき第１実施例の水
平ドライバ用の集積回路装置をデータ線３８４本分の駆
動能力を有するものとして図１を参照して説明する。図
において、３１はスリム棒状の半導体チップで、半導体
チップ３１には、長辺に沿う中央部に図６で説明した水
平ドライバ２２０と同様の回路が内部回路３２として配
置されている。図示しないが、長辺に沿う両外周部の
内、液晶パネル側に配置される外周部にデータ線３８４
本分に対応した出力用パッドが内部回路３２と接続され
て配置され、反対側の外周部にスタートパルス入出力、
シフト方向切り替え入力、クロック入力、データ入力、
ラッチ入力等の入力用パッドと正電源、負電源、γ補正
電源の電源用パッドが内部回路３２と接続されて配置さ
れている。尚、出力用パッドの一部は液晶パネル側の長
辺の他に短辺または入力側の長辺にも配置されることが
ある。内部回路３２内はレイアウト的に例えば、データ
線３８４本の４分の１すなわちデータ線９６本に対応す
る略同一構成の４個の駆動回路ブロック３３に分割され
ている。
平ドライバ用の集積回路装置をデータ線３８４本分の駆
動能力を有するものとして図１を参照して説明する。図
において、３１はスリム棒状の半導体チップで、半導体
チップ３１には、長辺に沿う中央部に図６で説明した水
平ドライバ２２０と同様の回路が内部回路３２として配
置されている。図示しないが、長辺に沿う両外周部の
内、液晶パネル側に配置される外周部にデータ線３８４
本分に対応した出力用パッドが内部回路３２と接続され
て配置され、反対側の外周部にスタートパルス入出力、
シフト方向切り替え入力、クロック入力、データ入力、
ラッチ入力等の入力用パッドと正電源、負電源、γ補正
電源の電源用パッドが内部回路３２と接続されて配置さ
れている。尚、出力用パッドの一部は液晶パネル側の長
辺の他に短辺または入力側の長辺にも配置されることが
ある。内部回路３２内はレイアウト的に例えば、データ
線３８４本の４分の１すなわちデータ線９６本に対応す
る略同一構成の４個の駆動回路ブロック３３に分割され
ている。
【００１２】 次に、駆動回路ブロック３３について図
２を参照して説明する。尚、説明を簡明にするために、
上記９６出力を有する駆動回路ブロック３３について、
１２出力を有するものを図示して説明し、階調電圧生成
回路等の共通回路および外部からの電源入力や信号入力
の図示を省略する。駆動回路ブロック３３は、１段が６
出力に対応する２段（９６出力の場合は１６段）のシフ
トレジスタ４１と、１２出力分に対応する２４段（９６
出力の場合は９６段が２組）のデータレジスタ４２と、
２入力１出力の切り替えスイッチが１２段（９６出力の
場合は９６段）の第１切り替えスイッチ４３と、１２出
力分に対応する１２段（９６出力の場合は９６段）のラ
ッチ４４と、１２出力分に対応する１２段（９６出力の
場合は９６段）のレベルシフタ４５と、Ｄ／Ａコンバー
タ４６と、２入力２出力の切り替えスイッチが６段（９
６出力の場合は４８段）の第２切り替えスイッチ４７
と、１２出力分に対応する１２段（９６出力の場合は９
６段）のボルテージフォロア出力回路４８とを半導体チ
ップ３１の液晶パネル側の長辺方向に順次、段配置して
構成している。そして、シフトレジスタ４１とデータレ
ジスタ４２間を配線５１と、データレジスタ４２と第１
切り替えスイッチ４３間を配線５２と、第１切り替えス
イッチ４３とラッチ４４間を配線５３と、ラッチ４４と
レベルシフタ４５間を配線５４と、レベルシフタ４５と
Ｄ／Ａコンバータ４６間を配線５５と、Ｄ／Ａコンバー
タ４６と第２切り替えスイッチ４７間を配線５６と、第
２切り替えスイッチ４７とボルテージフォロア出力回路
４８間を配線５７とで接続している。シフトレジスタ４
１はクロック入力のエッジでスタートパルスのＨレベル
を読込むことによりデータ取込み用の制御信号を生成す
る。データレジスタ４２はシフトレジスタ４１からの制
御信号により８ビットの表示データを取り込む。第１切
り替えスイッチ４３はデータレジスタ４２の隣接する奇
数段であるｉ段目（ｉ＝１，３，…，２３）と偶数段で
ある（ｉ＋１）段目に取込まれた表示データを交互に出
力し、且つ、第１切り替えスイッチ４３の第１段目から
第６段目がｉ段目に取込まれた表示データを出力すると
き、第７段目から第１２段目が（ｉ＋１）段目に取込ま
れた表示データを出力し、第１段目から第６段目が（ｉ
＋１）段目に取込まれた表示データを出力するとき、第
７段目から第１２段目がｉ段目に取込まれた表示データ
を出力する。ラッチ４４は第１切り替えスイッチ４３か
らの表示データをラッチ入力のエッジで一括出力する。
レベルシフタ４５はラッチ４４からの表示データの電圧
レベルを次段回路を駆動できるレベルに変換する。Ｄ／
Ａコンバータ４６は２５６階調の一極性である負の階調
電圧が入力されレベルシフタ４５からの表示データに基
づき各段からその階調電圧のうち１つづつを出力する６
出力分に対応する６段の一導電型ＲＯＭデコーダである
ＮＲＯＭデコーダ４６Ｎ（９６出力の場合は４８段）
と、２５６階調の他極性である正の階調電圧が入力され
レベルシフタ４５からの表示データに基づき各段からそ
の階調電圧のうち１つづつを出力する６出力分に対応す
る６段の他導電型ＲＯＭデコーダであるＰＲＯＭデコー
ダ４６Ｐ（９６出力の場合は４８段）とを半導体チップ
３１の長尺方向に隣接して配置している。第２切り替え
スイッチ４７はＤ／Ａコンバータ４６からの負および正
の階調電圧を交互に一出力側と他出力側に出力する。ボ
ルテージフォロア出力回路４８は第２切り替えスイッチ
４７の一出力側と他出力側からの階調電圧を奇数段と偶
数段にそれぞれ出力する。
２を参照して説明する。尚、説明を簡明にするために、
上記９６出力を有する駆動回路ブロック３３について、
１２出力を有するものを図示して説明し、階調電圧生成
回路等の共通回路および外部からの電源入力や信号入力
の図示を省略する。駆動回路ブロック３３は、１段が６
出力に対応する２段（９６出力の場合は１６段）のシフ
トレジスタ４１と、１２出力分に対応する２４段（９６
出力の場合は９６段が２組）のデータレジスタ４２と、
２入力１出力の切り替えスイッチが１２段（９６出力の
場合は９６段）の第１切り替えスイッチ４３と、１２出
力分に対応する１２段（９６出力の場合は９６段）のラ
ッチ４４と、１２出力分に対応する１２段（９６出力の
場合は９６段）のレベルシフタ４５と、Ｄ／Ａコンバー
タ４６と、２入力２出力の切り替えスイッチが６段（９
６出力の場合は４８段）の第２切り替えスイッチ４７
と、１２出力分に対応する１２段（９６出力の場合は９
６段）のボルテージフォロア出力回路４８とを半導体チ
ップ３１の液晶パネル側の長辺方向に順次、段配置して
構成している。そして、シフトレジスタ４１とデータレ
ジスタ４２間を配線５１と、データレジスタ４２と第１
切り替えスイッチ４３間を配線５２と、第１切り替えス
イッチ４３とラッチ４４間を配線５３と、ラッチ４４と
レベルシフタ４５間を配線５４と、レベルシフタ４５と
Ｄ／Ａコンバータ４６間を配線５５と、Ｄ／Ａコンバー
タ４６と第２切り替えスイッチ４７間を配線５６と、第
２切り替えスイッチ４７とボルテージフォロア出力回路
４８間を配線５７とで接続している。シフトレジスタ４
１はクロック入力のエッジでスタートパルスのＨレベル
を読込むことによりデータ取込み用の制御信号を生成す
る。データレジスタ４２はシフトレジスタ４１からの制
御信号により８ビットの表示データを取り込む。第１切
り替えスイッチ４３はデータレジスタ４２の隣接する奇
数段であるｉ段目（ｉ＝１，３，…，２３）と偶数段で
ある（ｉ＋１）段目に取込まれた表示データを交互に出
力し、且つ、第１切り替えスイッチ４３の第１段目から
第６段目がｉ段目に取込まれた表示データを出力すると
き、第７段目から第１２段目が（ｉ＋１）段目に取込ま
れた表示データを出力し、第１段目から第６段目が（ｉ
＋１）段目に取込まれた表示データを出力するとき、第
７段目から第１２段目がｉ段目に取込まれた表示データ
を出力する。ラッチ４４は第１切り替えスイッチ４３か
らの表示データをラッチ入力のエッジで一括出力する。
レベルシフタ４５はラッチ４４からの表示データの電圧
レベルを次段回路を駆動できるレベルに変換する。Ｄ／
Ａコンバータ４６は２５６階調の一極性である負の階調
電圧が入力されレベルシフタ４５からの表示データに基
づき各段からその階調電圧のうち１つづつを出力する６
出力分に対応する６段の一導電型ＲＯＭデコーダである
ＮＲＯＭデコーダ４６Ｎ（９６出力の場合は４８段）
と、２５６階調の他極性である正の階調電圧が入力され
レベルシフタ４５からの表示データに基づき各段からそ
の階調電圧のうち１つづつを出力する６出力分に対応す
る６段の他導電型ＲＯＭデコーダであるＰＲＯＭデコー
ダ４６Ｐ（９６出力の場合は４８段）とを半導体チップ
３１の長尺方向に隣接して配置している。第２切り替え
スイッチ４７はＤ／Ａコンバータ４６からの負および正
の階調電圧を交互に一出力側と他出力側に出力する。ボ
ルテージフォロア出力回路４８は第２切り替えスイッチ
４７の一出力側と他出力側からの階調電圧を奇数段と偶
数段にそれぞれ出力する。
【００１３】配線５１はシフトレジスタ４１の第１段目
とデータレジスタ４２の第１段目から第６段目および第
１３段目から第１８段目間およびシフトレジスタ４１の
第２段目とデータレジスタ４２の第７から第１２段目お
よび第１９段目から第２４段目間を接続している。配線
５２はデータレジスタ４２の第１段目と第１切り替えス
イッチ４３の１段目の２入力の一入力側間、データレジ
スタ４２の第２段目と第１切り替えスイッチ４３の１段
目の２入力の他入力側間、データレジスタ４２の第３段
目と第１切り替えスイッチ４３の２段目の２入力の一入
力側間、データレジスタ４２の第４段目と第１切り替え
スイッチ１３の２段目の２入力の他入力側間、…、デー
タレジスタ４２の第２３段目と第１切り替えスイッチ４
３の１２段目の２入力の一入力側間、およびデータレジ
スタ４２の第２４段目と第１切り替えスイッチ４３の１
２段目の２入力の他入力側間をそれぞれ８本で接続して
いる。配線５３は第１切り替えスイッチ４３の１段目の
出力とラッチ４４の第１段目間、第１切り替えスイッチ
４３の２段目の出力とラッチ４４の第２段目間、…、お
よび第１切り替えスイッチ４３の１２段目の出力とラッ
チ４４の第１２段目間をそれぞれ８本で接続している。
配線５４はラッチ４４の第１段目とレベルシフタ４５の
第１段目間、ラッチ４４の第２段目とレベルシフタ４５
の第２段目間、…、およびラッチ４４の第１２段目とレ
ベルシフタ４５の第１２段目間をそれぞれ８本で接続し
ている。配線５５はレベルシフタ４５の第１段目とＮＲ
ＯＭデコーダ４６Ｎの第１段目間、レベルシフタ４５の
第２段目とＮＲＯＭデコーダ４６Ｎの第２段目間、…、
レベルシフタ４５の第７段目とＰＲＯＭデコーダ４６Ｐ
の第１段目間、…、およびレベルシフタ４５の第１２段
目とＰＲＯＭデコーダ４６Ｐの第６段目間をそれぞれ１
６本で接続している。配線５６はＮＲＯＭデコーダ４６
Ｎの第１段目と第２切り替えスイッチ４７の第１段目の
２入力の一入力側間、ＮＲＯＭデコーダ４６Ｎの第２段
目と第２切り替えスイッチ４７の第２段目の２入力の一
入力側間、…、ＮＲＯＭデコーダ４６Ｎの第６段目と第
２切り替えスイッチ４７の第６段目の２入力の一入力側
間、ＰＲＯＭデコーダ４６Ｐの第１段目と第２切り替え
スイッチ４７の第１段目の２入力の他入力側間、ＰＲＯ
Ｍデコーダ４６Ｐの第２段目と第２切り替えスイッチ４
７の第２段目の２入力の他入力側間、…、およびＰＲＯ
Ｍデコーダ４６Ｐの第６段目と第２切り替えスイッチ４
７の第６段目の２入力の他入力側間をそれぞれ１本で接
続している。配線５７は第２切り替えスイッチ４７の第
１段目の２出力の一出力とボルテージフォロア出力回路
４８の第１段目間、第２切り替えスイッチ４７の第１段
目の２出力の他出力とボルテージフォロア出力回路４８
の第２段目間、…、第２切り替えスイッチ４７の第６段
目の２出力の一出力とボルテージフォロア出力回路４８
の第１１段目間、および第２切り替えスイッチ４７の第
６段目の２出力の他出力とボルテージフォロア出力回路
４８の第１２段目間をそれぞれ１本で接続している。
とデータレジスタ４２の第１段目から第６段目および第
１３段目から第１８段目間およびシフトレジスタ４１の
第２段目とデータレジスタ４２の第７から第１２段目お
よび第１９段目から第２４段目間を接続している。配線
５２はデータレジスタ４２の第１段目と第１切り替えス
イッチ４３の１段目の２入力の一入力側間、データレジ
スタ４２の第２段目と第１切り替えスイッチ４３の１段
目の２入力の他入力側間、データレジスタ４２の第３段
目と第１切り替えスイッチ４３の２段目の２入力の一入
力側間、データレジスタ４２の第４段目と第１切り替え
スイッチ１３の２段目の２入力の他入力側間、…、デー
タレジスタ４２の第２３段目と第１切り替えスイッチ４
３の１２段目の２入力の一入力側間、およびデータレジ
スタ４２の第２４段目と第１切り替えスイッチ４３の１
２段目の２入力の他入力側間をそれぞれ８本で接続して
いる。配線５３は第１切り替えスイッチ４３の１段目の
出力とラッチ４４の第１段目間、第１切り替えスイッチ
４３の２段目の出力とラッチ４４の第２段目間、…、お
よび第１切り替えスイッチ４３の１２段目の出力とラッ
チ４４の第１２段目間をそれぞれ８本で接続している。
配線５４はラッチ４４の第１段目とレベルシフタ４５の
第１段目間、ラッチ４４の第２段目とレベルシフタ４５
の第２段目間、…、およびラッチ４４の第１２段目とレ
ベルシフタ４５の第１２段目間をそれぞれ８本で接続し
ている。配線５５はレベルシフタ４５の第１段目とＮＲ
ＯＭデコーダ４６Ｎの第１段目間、レベルシフタ４５の
第２段目とＮＲＯＭデコーダ４６Ｎの第２段目間、…、
レベルシフタ４５の第７段目とＰＲＯＭデコーダ４６Ｐ
の第１段目間、…、およびレベルシフタ４５の第１２段
目とＰＲＯＭデコーダ４６Ｐの第６段目間をそれぞれ１
６本で接続している。配線５６はＮＲＯＭデコーダ４６
Ｎの第１段目と第２切り替えスイッチ４７の第１段目の
２入力の一入力側間、ＮＲＯＭデコーダ４６Ｎの第２段
目と第２切り替えスイッチ４７の第２段目の２入力の一
入力側間、…、ＮＲＯＭデコーダ４６Ｎの第６段目と第
２切り替えスイッチ４７の第６段目の２入力の一入力側
間、ＰＲＯＭデコーダ４６Ｐの第１段目と第２切り替え
スイッチ４７の第１段目の２入力の他入力側間、ＰＲＯ
Ｍデコーダ４６Ｐの第２段目と第２切り替えスイッチ４
７の第２段目の２入力の他入力側間、…、およびＰＲＯ
Ｍデコーダ４６Ｐの第６段目と第２切り替えスイッチ４
７の第６段目の２入力の他入力側間をそれぞれ１本で接
続している。配線５７は第２切り替えスイッチ４７の第
１段目の２出力の一出力とボルテージフォロア出力回路
４８の第１段目間、第２切り替えスイッチ４７の第１段
目の２出力の他出力とボルテージフォロア出力回路４８
の第２段目間、…、第２切り替えスイッチ４７の第６段
目の２出力の一出力とボルテージフォロア出力回路４８
の第１１段目間、および第２切り替えスイッチ４７の第
６段目の２出力の他出力とボルテージフォロア出力回路
４８の第１２段目間をそれぞれ１本で接続している。
【００１４】 駆動回路ブロック３３の動作は、シフト
レジスタ４１において、シフト方向切換え入力により、
例えば、右シフト・スタートパルス入出力が選択される
と１水平期間毎にシフトレジスタ４１の１段目にクロッ
ク入力のエッジでスタートパルスのＨレベルが読込まれ
シフトレジスタ４１の２段目に転送されてシフトレジス
タ４１の第２段目から右シフト・スタートパルスが出力
されると共に、シフトレジスタ４１の第１段目および第
２段目から順次データ取込み用の制御信号がデータレジ
スタ回路４２の第１段目から第６段目および第１３段目
から第１８段目と第７段目から第１２段目および第１９
段目から第２４段目とにそれぞれ出力される。データレ
ジスタ４２は１水平期間毎にシフトレジスタ４１の第１
段目からの制御信号により第１段目から第６段目および
第１３段目から第１８段目の各段に、および第２段目か
らの制御信号により第７段目から第１２段目および第１
９段目から第２４段目の各段にそれぞれ８ビットの表示
データを第ｊ段目（ｊ＝１，２…、１２）と第（ｊ＋１
２）段目とで同一表示データとなるように取込み、デー
タレジスタ４２の奇数段である第１段目、第３段目、
…、第２３段目に取込まれた表示データは第１切り替え
スイッチ４３の第１段目から第１２段目のそれぞれの一
入力側に出力されると共に、データレジスタ４２の偶数
段である第２段目、第４段目、…、第２４段目に取込ま
れた表示データは第１切り替えスイッチ４３の第１段目
から第１２段目のそれぞれの他入力側に出力される。第
１切り替えスイッチ４３は１水平期間毎に第１段目から
第１２段目のそれぞれの一入力側と他入力側に入力され
た表示データを交互に、且つ、第１段目から第６段目が
奇数段の表示データを選択したとき、第７段目から第１
２段目が偶数段の表示データを選択し、第１段目から第
６段目が偶数段の表示データを選択したとき、第７段目
から第１２段目が奇数段の表示データを選択してラッチ
４４の第１段目から第１２段目にそれぞれ出力する。ラ
ッチ４４は１水平期間毎に第１段目から第１２段目に入
力された表示データをラッチ入力のエッジでレベルシフ
タ４５を介してＤ／Ａコンバータ４６の内部のＮＲＯＭ
デコーダ４６ＮおよびＰＲＯＭデコーダ４６Ｐの各第１
段目から第６段目に一括出力する。Ｄ／Ａコンバータ４
６は内部のＮＲＯＭデコーダ４６Ｎの第１段目から第６
段目に入力された表示データに基づき２５６階調の負の
階調電圧のうち１つづつを第２切り替えスイッチ４７の
第１段目から第６段目の一入力側にそれぞれ出力すると
共に、内部のＰＲＯＭデコーダ４６Ｐの第１段目から第
６段目に入力された表示データに基づき２５６階調の正
の階調電圧のうち１つを第２切り替えスイッチ４７の第
１段目から第６段目の他入力側にそれぞれ出力する。第
２切り替えスイッチ４７は１水平期間毎に第１段目から
第６段目のそれぞれの一入力側に入力された負極性階調
電圧と他入力側に入力された正極性階調電圧をボルテー
ジフォロア出力回路４８の奇数段である第１段目、第３
段目、…、第１１段目と偶数段である第２段目、第４段
目、…、第１２段目に交互にそれぞれ出力する。ボルテ
ージフォロア出力回路４８は第１段目から第１２段目の
各段に入力された負極性階調電圧と正極性階調電圧を奇
数段と偶数段とで極性が相異なるようにして１水平期間
毎に交互に奇数データ線と偶数データ線とに出力する。
レジスタ４１において、シフト方向切換え入力により、
例えば、右シフト・スタートパルス入出力が選択される
と１水平期間毎にシフトレジスタ４１の１段目にクロッ
ク入力のエッジでスタートパルスのＨレベルが読込まれ
シフトレジスタ４１の２段目に転送されてシフトレジス
タ４１の第２段目から右シフト・スタートパルスが出力
されると共に、シフトレジスタ４１の第１段目および第
２段目から順次データ取込み用の制御信号がデータレジ
スタ回路４２の第１段目から第６段目および第１３段目
から第１８段目と第７段目から第１２段目および第１９
段目から第２４段目とにそれぞれ出力される。データレ
ジスタ４２は１水平期間毎にシフトレジスタ４１の第１
段目からの制御信号により第１段目から第６段目および
第１３段目から第１８段目の各段に、および第２段目か
らの制御信号により第７段目から第１２段目および第１
９段目から第２４段目の各段にそれぞれ８ビットの表示
データを第ｊ段目（ｊ＝１，２…、１２）と第（ｊ＋１
２）段目とで同一表示データとなるように取込み、デー
タレジスタ４２の奇数段である第１段目、第３段目、
…、第２３段目に取込まれた表示データは第１切り替え
スイッチ４３の第１段目から第１２段目のそれぞれの一
入力側に出力されると共に、データレジスタ４２の偶数
段である第２段目、第４段目、…、第２４段目に取込ま
れた表示データは第１切り替えスイッチ４３の第１段目
から第１２段目のそれぞれの他入力側に出力される。第
１切り替えスイッチ４３は１水平期間毎に第１段目から
第１２段目のそれぞれの一入力側と他入力側に入力され
た表示データを交互に、且つ、第１段目から第６段目が
奇数段の表示データを選択したとき、第７段目から第１
２段目が偶数段の表示データを選択し、第１段目から第
６段目が偶数段の表示データを選択したとき、第７段目
から第１２段目が奇数段の表示データを選択してラッチ
４４の第１段目から第１２段目にそれぞれ出力する。ラ
ッチ４４は１水平期間毎に第１段目から第１２段目に入
力された表示データをラッチ入力のエッジでレベルシフ
タ４５を介してＤ／Ａコンバータ４６の内部のＮＲＯＭ
デコーダ４６ＮおよびＰＲＯＭデコーダ４６Ｐの各第１
段目から第６段目に一括出力する。Ｄ／Ａコンバータ４
６は内部のＮＲＯＭデコーダ４６Ｎの第１段目から第６
段目に入力された表示データに基づき２５６階調の負の
階調電圧のうち１つづつを第２切り替えスイッチ４７の
第１段目から第６段目の一入力側にそれぞれ出力すると
共に、内部のＰＲＯＭデコーダ４６Ｐの第１段目から第
６段目に入力された表示データに基づき２５６階調の正
の階調電圧のうち１つを第２切り替えスイッチ４７の第
１段目から第６段目の他入力側にそれぞれ出力する。第
２切り替えスイッチ４７は１水平期間毎に第１段目から
第６段目のそれぞれの一入力側に入力された負極性階調
電圧と他入力側に入力された正極性階調電圧をボルテー
ジフォロア出力回路４８の奇数段である第１段目、第３
段目、…、第１１段目と偶数段である第２段目、第４段
目、…、第１２段目に交互にそれぞれ出力する。ボルテ
ージフォロア出力回路４８は第１段目から第１２段目の
各段に入力された負極性階調電圧と正極性階調電圧を奇
数段と偶数段とで極性が相異なるようにして１水平期間
毎に交互に奇数データ線と偶数データ線とに出力する。
【００１５】 以上のように、データレジスタ４２の段
数を駆動回路ブロック３３の出力数の２倍にして第１段
目から第１２段目をＮＲＯＭデコーダ４６Ｎ用とし、第
１３段目から第２４段目をＰＲＯＭデコーダ４６Ｐ用と
して第ｊ段目（ｊ＝１，２，…，１２）と第（ｊ＋１
２）段目とで同一表示データを取込むようにしている。
また、２入力１出力の第１切り替えスイッチ４３の段数
を駆動回路ブロック３３の出力数と同数にして、データ
レジスタ４２の第１段目〜第１２段目の隣接する各第ｉ
段目（ｉ＝１，３，…，１１）の奇数段と第（ｉ＋１）
段目の偶数段からの表示データを第１切り替えスイッチ
４３およびラッチ４４の第１段目〜第６段目を介してＮ
ＲＯＭデコーダ４６Ｎの第１段目〜第６段目に、第１３
段目〜第２４段目の隣接する各第（ｉ＋１２）段目と第
（ｉ＋１３）段目からの表示データを第１切り替えスイ
ッチ４３およびラッチ４４の第７段目〜第１２段目を介
してＰＲＯＭデコーダ４６Ｐの第１段目〜第６段目に、
１水平期間毎に交互に供給するようにしている。そし
て、このとき第１切り替えスイッチ４３の第１段目から
第６段目が奇数段の表示データを選択したとき、第７段
目から第１２段目が偶数段の表示データを選択し、第１
段目から第６段目が偶数段の表示データを選択したと
き、第７段目から第１２段目が奇数段の表示データを選
択するようにしている。これにより、第１切り替えスイ
ッチ４３とラッチ４４間の配線５３は各第１段目、第２
段目、…、第１２段目同士で接続可能となり、各段間で
の交差がなくなり、第１切り替えスイッチ４３とラッチ
４４間を横に走る配線が不要となり、その分、半導体チ
ップ３１の短尺方向の寸法を小さくすることができる。
従来の半導体チップ１の短尺方向の寸法を例えば、２．
５ｍｍとすると本実施例での半導体チップ３１の短尺方
向の寸法は０．５ｍｍ程度小さくすることができ、半導
体チップ３１の短尺方向の寸法およびチップ面積を２０
％程度低減できる。
数を駆動回路ブロック３３の出力数の２倍にして第１段
目から第１２段目をＮＲＯＭデコーダ４６Ｎ用とし、第
１３段目から第２４段目をＰＲＯＭデコーダ４６Ｐ用と
して第ｊ段目（ｊ＝１，２，…，１２）と第（ｊ＋１
２）段目とで同一表示データを取込むようにしている。
また、２入力１出力の第１切り替えスイッチ４３の段数
を駆動回路ブロック３３の出力数と同数にして、データ
レジスタ４２の第１段目〜第１２段目の隣接する各第ｉ
段目（ｉ＝１，３，…，１１）の奇数段と第（ｉ＋１）
段目の偶数段からの表示データを第１切り替えスイッチ
４３およびラッチ４４の第１段目〜第６段目を介してＮ
ＲＯＭデコーダ４６Ｎの第１段目〜第６段目に、第１３
段目〜第２４段目の隣接する各第（ｉ＋１２）段目と第
（ｉ＋１３）段目からの表示データを第１切り替えスイ
ッチ４３およびラッチ４４の第７段目〜第１２段目を介
してＰＲＯＭデコーダ４６Ｐの第１段目〜第６段目に、
１水平期間毎に交互に供給するようにしている。そし
て、このとき第１切り替えスイッチ４３の第１段目から
第６段目が奇数段の表示データを選択したとき、第７段
目から第１２段目が偶数段の表示データを選択し、第１
段目から第６段目が偶数段の表示データを選択したと
き、第７段目から第１２段目が奇数段の表示データを選
択するようにしている。これにより、第１切り替えスイ
ッチ４３とラッチ４４間の配線５３は各第１段目、第２
段目、…、第１２段目同士で接続可能となり、各段間で
の交差がなくなり、第１切り替えスイッチ４３とラッチ
４４間を横に走る配線が不要となり、その分、半導体チ
ップ３１の短尺方向の寸法を小さくすることができる。
従来の半導体チップ１の短尺方向の寸法を例えば、２．
５ｍｍとすると本実施例での半導体チップ３１の短尺方
向の寸法は０．５ｍｍ程度小さくすることができ、半導
体チップ３１の短尺方向の寸法およびチップ面積を２０
％程度低減できる。
【００１６】
【発明の効果】本発明によれば、半導体集積回路装置と
しての半導体チップに配置された内部回路の各駆動回路
ブロックを構成する第１切り替えスイッチとラッチ間の
配線を配線間で交差しないようにしたので第１切り替え
スイッチとラッチ間を横に走る配線が不要となり、その
分、半導体チップの短尺方向の寸法を小さくすることが
でき、液晶表示装置に用いた場合、液晶表示モジュール
の額縁サイズを縮小でき、有効画面率（表示面積／モジ
ュールの最外形の面積）を高められ、また半導体チップ
自身の面積も縮小できるので、生産コストを低減するこ
ともできる。
しての半導体チップに配置された内部回路の各駆動回路
ブロックを構成する第１切り替えスイッチとラッチ間の
配線を配線間で交差しないようにしたので第１切り替え
スイッチとラッチ間を横に走る配線が不要となり、その
分、半導体チップの短尺方向の寸法を小さくすることが
でき、液晶表示装置に用いた場合、液晶表示モジュール
の額縁サイズを縮小でき、有効画面率（表示面積／モジ
ュールの最外形の面積）を高められ、また半導体チップ
自身の面積も縮小できるので、生産コストを低減するこ
ともできる。
【図１】 本発明の１実施例である集積回路装置として
の半導体チップの概略平面図。
の半導体チップの概略平面図。
【図２】 図１の半導体チップに配置された回路ブロッ
クの概略構成図。
クの概略構成図。
【図３】 従来の集積回路装置としての半導体チップの
概略平面図。
概略平面図。
【図４】 図３の半導体チップに配置された回路ブロッ
クの概略構成図。
クの概略構成図。
【図５】 液晶表示モジュールの概略構造図。
【図６】 図５の液晶表示モジュールの水平ドライバの
構成を示すブロック図。
構成を示すブロック図。
３１ 半導体チップ
３２ 内部回路
３３ 駆動回路ブロック
４１ シフトレジスタ
４２ データレジスタ
４３ 第１切り替えスイッチ
４４ ラッチ
４５ レベルシフタ
４６ Ｄ／Ａコンバータ
４６Ｎ ＮＲＯＭデコーダ
４６Ｐ ＰＲＯＭデコーダ
４７ 第２切り替えスイッチ
４８ ボルテージフォロア出力回路
Claims (2)
- 【請求項１】ｍ個の出力を有するｎ個の駆動回路ブロッ
クを長尺矩形の半導体チップの長尺方向に配し、前記出
力から正極性駆動電圧と負極性駆動電圧を奇数番目出力
と偶数番目出力とで極性が相異なるようにして１水平期
間毎に交互に出力する集積回路装置であって、 前記駆動回路ブロックが、各段に複数ビットの表示デー
タを取込む２ｍ段のデータレジスタと、このデータレジ
スタの第ｉ段目（ｉ＝１，３，…，２ｍ−１）と第（ｉ
＋１）段目に取込まれた表示データとを１水平期間毎に
交互に出力する２入力１出力でｍ段の第１切り替えスイ
ッチと、この第１切り替えスイッチが接続されラッチ入
力により前記第１切り替えスイッチの各段からの表示デ
ータを１水平期間毎に一括出力するｍ段のラッチと、こ
のラッチの第１段目から第（ｍ／２）段目が接続され一
極性駆動電圧を出力する（ｍ／２）段の一導電型ＲＯＭ
デコーダおよび前記ラッチの第（（ｍ／２）＋１）段目
から第２ｍ段目が接続され他極性駆動電圧を出力する
（ｍ／２）段の他導電型ＲＯＭデコーダを半導体チップ
の長尺方向に隣接して配置したＤ／Ａコンバータと、こ
のＤ／Ａコンバータに接続され前記一極性駆動電圧と他
極性駆動電圧とを１水平期間毎に交互に出力する２入力
２出力の第２切り替え回路とを具備し、前記データレジ
スタに取込まれる表示データが第ｊ段目（ｊ＝１，２，
…，ｍ）と第（ｊ＋ｍ）段目とで同一であり、前記第１
切り替えスイッチの第１段目から第（ｍ／２）段目にお
いて２入力の一方が選択されるとき、第（（ｍ／２）＋
１）段目から第２ｍ段目において２入力の他方が選択さ
れる集積回路装置。 - 【請求項２】請求項１記載の集積回路装置が液晶パネル
のデータ線駆動用でテープキャリアパッケージに搭載さ
れたことを特徴とする液晶表示装置。
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|---|---|---|---|
| JP30880098A JP3491814B2 (ja) | 1998-10-29 | 1998-10-29 | 集積回路装置およびそれを用いた液晶表示装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30880098A JP3491814B2 (ja) | 1998-10-29 | 1998-10-29 | 集積回路装置およびそれを用いた液晶表示装置 |
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| JP2005070673A (ja) * | 2003-08-27 | 2005-03-17 | Renesas Technology Corp | 半導体回路 |
| JP4424946B2 (ja) * | 2003-09-03 | 2010-03-03 | 三菱電機株式会社 | 表示装置 |
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| KR100691362B1 (ko) | 2004-12-13 | 2007-03-12 | 삼성전자주식회사 | 분할형 디지털/아날로그 컨버터 및 이를 구비하는 표시장치의 소스 드라이버 |
| JP4797801B2 (ja) * | 2005-06-30 | 2011-10-19 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| KR100992410B1 (ko) * | 2008-06-30 | 2010-11-05 | 주식회사 실리콘웍스 | 액정디스플레이 구동회로의 레이아웃 |
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| JP2000137459A (ja) | 2000-05-16 |
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