JP2007093851A - 電気光学装置および電子機器 - Google Patents
電気光学装置および電子機器 Download PDFInfo
- Publication number
- JP2007093851A JP2007093851A JP2005281405A JP2005281405A JP2007093851A JP 2007093851 A JP2007093851 A JP 2007093851A JP 2005281405 A JP2005281405 A JP 2005281405A JP 2005281405 A JP2005281405 A JP 2005281405A JP 2007093851 A JP2007093851 A JP 2007093851A
- Authority
- JP
- Japan
- Prior art keywords
- line
- electro
- pixel
- optical device
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
【課題】 モアレ縞の発生を抑制して、表示品質の低下を防止できる電気光学装置を提供すること。
【解決手段】 電気光学装置は、複数の走査線12と、データ線21、22と、複数の走査線12および複数のデータ線21、22の交差に対応して設けられた複数の画素トランジスタを含む回路素子群58と、当該回路素子群58に対応して設けられた複数の画素電極561と、を有する素子基板60を備える。回路素子群58に対する画素電極561の相対位置は、隣接する画素回路57同士で異なる。
【選択図】 図4
【解決手段】 電気光学装置は、複数の走査線12と、データ線21、22と、複数の走査線12および複数のデータ線21、22の交差に対応して設けられた複数の画素トランジスタを含む回路素子群58と、当該回路素子群58に対応して設けられた複数の画素電極561と、を有する素子基板60を備える。回路素子群58に対する画素電極561の相対位置は、隣接する画素回路57同士で異なる。
【選択図】 図4
Description
本発明は、例えば、液晶を用いた電気光学装置、およびこの電気光学装置を有する電子機器に関するものである。
従来より、電気光学装置として、全反射型のアクティブマトリクス型の液晶表示装置が知られている(特許文献1参照)。
このような液晶表示装置は、液晶パネルからなる。この液晶パネルは、複数の画素を有する表示領域と、この表示領域の周辺に設けられて画素を駆動する走査線駆動回路およびデータ線駆動回路と、を備える。
このような液晶表示装置は、液晶パネルからなる。この液晶パネルは、複数の画素を有する表示領域と、この表示領域の周辺に設けられて画素を駆動する走査線駆動回路およびデータ線駆動回路と、を備える。
液晶パネルは、スイッチング素子としての薄膜トランジスタ(以降、TFTと呼ぶ)が画素に対応して配置された素子基板と、この素子基板に対向配置された対向基板と、素子基板および対向基板の間に挟持された電気光学物質としての液晶と、から構成されている。
素子基板は、所定間隔おきに設けられた複数の走査線と、これら走査線に略直交しかつ所定間隔おきに設けられた複数のデータ線と、各走査線と各データ線との交差部に対応して設けられた画素回路と、を備える。
この画素回路は、複数のTFTと、これらTFTに電気的に接続された画素電極と、を含む。
対向基板は、画素電極に対向して設けられた対向電極およびカラーフィルタを備える。
この画素回路は、複数のTFTと、これらTFTに電気的に接続された画素電極と、を含む。
対向基板は、画素電極に対向して設けられた対向電極およびカラーフィルタを備える。
以上の液晶装置は、以下のように動作する。すなわち、走査線駆動回路から選択電圧を走査線に線順次で供給することで、ある走査線に係る画素を全て選択する。そして、これら画素の選択に同期して、データ線駆動回路からデータ線に画像信号を供給する。これにより、走査線駆動回路およびデータ線駆動回路で選択された画素に、データ線からスイッチング素子を介して画像信号が供給されて、画像データが画素電極に書き込まれる。
画素電極に画像データが書き込まれると、この画素電極と対向電極とに印加された電圧の電位差により、液晶に駆動電圧が印加される。したがって、画像信号の電圧レベルを変化させることで、液晶の配向や秩序を変化させて、各画素の光変調による階調表示を行う。
特開平8−286170号公報
上述したように、電気光学装置の素子基板には、データ線および走査線が配置され、このデータ線と走査線との交差部に対応して、画素回路が形成される。したがって、素子基板には、データ線および走査線の交差に対して、全ての画素回路が一定の位置に設けられることとなるため、走査線やデータ線などの配線やTFTによって形成される表面の凹凸パターンは、画素回路ごとに繰り返される模様となる。
一方、第2の基板においても、画素電極に対向して対向電極およびカラーフィルタが形成されるから、対向電極やカラーフィルタのパターンは、画素ごとに繰り返される模様となる。
したがって、第1の基板と第2の基板とを重ね合わせて電気光学パネルを構成すると、第1の基板の凹凸による模様と第2の基板の模様とが光学的に干渉して、モアレ縞が生じてしまい、電気光学装置の表示品質が低下する、という課題があった。
したがって、第1の基板と第2の基板とを重ね合わせて電気光学パネルを構成すると、第1の基板の凹凸による模様と第2の基板の模様とが光学的に干渉して、モアレ縞が生じてしまい、電気光学装置の表示品質が低下する、という課題があった。
本発明は、モアレ縞の発生を抑制して、表示品質の低下を防止できる電気光学装置および電子機器を提供することを目的とする。
本発明の電気光学装置は、複数の走査線と、これら複数の走査線と交差する複数のデータ線と、前記複数の走査線および前記複数のデータ線の交差に対応して設けられた複数のスイッチング素子と、当該スイッチング素子に対応して設けられた複数の画素電極と、を有する基板を備えた電気光学装置であって、前記スイッチング素子に対する前記画素電極の相対位置は、隣接する画素同士で異なることを特徴とする。
この発明によれば、隣接する画素において、画素電極のスイッチング素子に対する相対位置を異ならせた。よって、基板において、走査線やデータ線などの配線や絶縁層によって形成される表面の凹凸パターンは、所定数の画素回路ごとに繰り返されることとなる。そのため、従来に比べて、凹凸パターンの出現周期を大きくできるので、基板の凹凸による模様とその他の基板による模様とが光学的に干渉するのを防止でき、モアレ縞の発生を抑制して、表示品質の低下を防止できる。
本発明の電気光学装置では、前記スイッチング素子は、前記走査線および前記データ線の交差に対し一定の位置に設けられることが好ましい。
この発明によれば、スイッチング素子を、走査線およびデータ線の交差に対し一定の位置に設けたので、より確実にモアレ縞の発生を抑制できる。
本発明の電気光学装置では、前記スイッチング素子と前記画素電極との相対位置は、複数の画素を単位として、当該単位内における隣接する画素同士で異なることが好ましい。
この発明によれば、スイッチング素子と画素電極との相対位置を、複数の画素を単位として、当該単位内における隣接する画素同士で異ならせた。よって、凹凸パターンの出現周期を、複数の画素からなる単位とすることができる。
本発明の電気光学装置では、前記画素電極は、前記スイッチング素子、前記走査線、および前記データ線が形成される層の上に、絶縁層を介して形成され、前記第1の基板は、前記走査線で選択される領域を指定するアドレス線を備え、前記アドレス線は、前記データ線に沿って延びるアドレス幹線と、このアドレス幹線から前記走査線に沿って延びるアドレス枝線と、を備え、前記アドレス幹線は、前記スイッチング素子の所定数ごとに配置されることが好ましい。
この発明によれば、アドレス線をアドレス幹線およびアドレス枝線で構成し、スイッチング素子が形成される層において、このアドレス幹線を所定数のスイッチング素子ごとに配置した。これにより、スイッチング素子の配置間隔を変更することなく、画素電極の配置間隔をアドレス幹線の幅の分だけ大きくできる。そのため、スイッチング素子に対する画素電極の相対位置を、隣接する画素回路同士で容易に異ならせることができる。
本発明の電気光学装置は、複数の走査線と、これら複数の走査線と交差する複数のデータ線と、前記複数の走査線および前記複数のデータ線の交差に対応して設けられた複数の画素回路と、当該画素回路に対応して設けられた複数の画素電極と、を有する基板を備えた電気光学装置であって、前記画素回路に対する前記画素電極の相対位置は、隣接する画素回路同士で異なることを特徴とする。
この発明によれば、隣接する画素回路において、画素電極の画素回路に対する相対位置を異ならせた。よって、基板において、走査線やデータ線などの配線や絶縁層によって形成される表面の凹凸パターンは、所定数の画素回路ごとに繰り返されることとなる。そのため、従来に比べて、凹凸パターンの出現周期を大きくできるので、基板の凹凸による模様とその他の基板による模様とが光学的に干渉するのを防止でき、モアレ縞の発生を抑制して、表示品質の低下を防止できる。
本発明の電気光学装置では、前記画素回路と前記画素電極との相対位置は、複数の画素を単位として、当該単位内における隣接する画素回路同士で異なることが好ましい。
この発明によれば、画素回路と画素電極との相対位置を、複数の画素を単位として、当該単位内における隣接する画素回路同士で異ならせた。よって、凹凸パターンの出現周期を、複数の画素からなる単位とすることができる。
本発明の電気光学装置では、前記単位内の前記画素回路に電気的に接続された共通の配線を備え、前記単位内における前記画素回路の幅と前記共通の配線の幅の和は、当該画素回路に対応する前記画素電極の幅の和と等しいことが好ましい。
この発明によれば、単位内において、画素回路の幅と共通の配線の幅の和を、当該画素回路に対応する画素電極の幅の和と等しくした。よって、共通の配線を配置するだけで、画素回路と画素電極との相対位置を、単位内に隣接する画素同士で容易に異ならせることができる。
本発明の電子機器は、上述の電気光学装置を備えたことを特徴とする。
この発明によれば、上述した効果と同様の効果がある。
この発明によれば、上述した効果と同様の効果がある。
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態および変形例の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
<実施形態>
図1は、本発明の一実施形態に係る電気光学装置1のブロック図である。
電気光学装置1は、液晶パネルAAからなる。
この液晶パネルAAは、複数の画素50を有する表示領域Aと、この表示領域Aの周辺に設けられて画素50を駆動する走査線駆動回路10、データ線駆動回路20、および駆動信号供給回路30と、を備える。
<実施形態>
図1は、本発明の一実施形態に係る電気光学装置1のブロック図である。
電気光学装置1は、液晶パネルAAからなる。
この液晶パネルAAは、複数の画素50を有する表示領域Aと、この表示領域Aの周辺に設けられて画素50を駆動する走査線駆動回路10、データ線駆動回路20、および駆動信号供給回路30と、を備える。
液晶パネルAAには、図1中水平方向(X方向)に延びるアドレス線11および走査線12からなる一対の配線と、同じく図1中水平方向(X方向)に延びる第1駆動線31および第2駆動線32からなる一対の配線とが、所定間隔おきに交互に設けられている。また、これらアドレス線11、走査線12、第1駆動線31、および第2駆動線32に交差して、図1中上下方向(Y方向)に延びる第1データ線21および第2データ線22が所定間隔おきに交互に設けられている。
画素50は、これらアドレス線11、走査線12、第1駆動線31、および第2駆動線32と、第1データ線21および第2データ線22との交差部に設けられる。
走査線駆動回路10は、走査線12で選択される領域を指定するX信号(アドレス信号)を各アドレス線11に供給するとともに、画素50を選択するY信号(走査信号)を線順次で各走査線12に供給する。これにより、表示領域AをX方向およびY方向に沿って複数の領域に分割しておき、X信号(アドレス信号)により、X方向に沿って分割された領域を指定し、Y信号(走査信号)により、Y方向に沿って分割された領域を指定する。
データ線駆動回路20は、画像信号を各第1データ線21に供給するとともに、この画像信号を反転した反転画像信号を各第2データ線22に供給する。
駆動信号供給回路30は、交流の駆動信号を各第1駆動線31に供給するとともに、この駆動信号を反転した反転駆動信号を各第2駆動線32に供給する。
データ線駆動回路20は、画像信号を各第1データ線21に供給するとともに、この画像信号を反転した反転画像信号を各第2データ線22に供給する。
駆動信号供給回路30は、交流の駆動信号を各第1駆動線31に供給するとともに、この駆動信号を反転した反転駆動信号を各第2駆動線32に供給する。
図2は、画素50のトランジスタレベルの回路図である。図3は、液晶パネルAAの拡大平面図である。
画素50は、メモリセル51、第1スイッチング回路52、第2スイッチング回路53、第1トランスファゲート54、第2トランスファゲート55、および、液晶セル56を備える。
画素50は、メモリセル51、第1スイッチング回路52、第2スイッチング回路53、第1トランスファゲート54、第2トランスファゲート55、および、液晶セル56を備える。
メモリセル51は、2つのインバータ511、512をループ接続して構成される。すなわち、インバータ511の入力端は、インバータ512の出力端に接続され、インバータ511の出力端は、インバータ512の入力端に接続される。ここで、メモリセル51のうち、インバータ511の入力端つまりインバータ512の出力端を、端子P1とし、インバータ511の出力端つまりインバータ512の入力端を端子P2とする。
第1スイッチング回路52は、アドレス線11からのX信号(アドレス信号)および走査線12からのY信号(走査信号)に従って、第1データ線21からの画像信号をメモリセル51の端子P1に供給する。
具体的には、この第1スイッチング回路52は、Y信号(走査信号)に従ってオン/オフ状態となるnMOS構造のTFT521と、X信号(アドレス信号)に従ってオン/オフ状態となるnMOS構造のTFT522とが、直列に接続されて構成される。
TFT521のゲートは、走査線12に接続され、ソースは、第1データ線21に接続される。TFT522のゲートは、アドレス線11に接続され、ソースは、TFT521のドレインに接続され、ドレインは、メモリセル51の端子P1に接続される。
具体的には、この第1スイッチング回路52は、Y信号(走査信号)に従ってオン/オフ状態となるnMOS構造のTFT521と、X信号(アドレス信号)に従ってオン/オフ状態となるnMOS構造のTFT522とが、直列に接続されて構成される。
TFT521のゲートは、走査線12に接続され、ソースは、第1データ線21に接続される。TFT522のゲートは、アドレス線11に接続され、ソースは、TFT521のドレインに接続され、ドレインは、メモリセル51の端子P1に接続される。
第2スイッチング回路53は、アドレス線11からのX信号(アドレス信号)および走査線12からのY信号(走査信号)に従って、第2データ線22からの反転画像信号をメモリセル51の端子P2に供給する。
具体的には、この第2スイッチング回路53は、Y信号(走査信号)に従ってオン/オフ状態となるnMOS構造のTFT531と、X信号(アドレス信号)に従ってオン/オフ状態となるnMOS構造のTFT532とが、直列に接続されて構成される。
TFT531のゲートは、走査線12に接続され、ソースは、第2データ線22に接続される。TFT532のゲートは、アドレス線11に接続され、ソースは、TFT531のドレインに接続され、ドレインは、メモリセル51の端子P2に接続される。
具体的には、この第2スイッチング回路53は、Y信号(走査信号)に従ってオン/オフ状態となるnMOS構造のTFT531と、X信号(アドレス信号)に従ってオン/オフ状態となるnMOS構造のTFT532とが、直列に接続されて構成される。
TFT531のゲートは、走査線12に接続され、ソースは、第2データ線22に接続される。TFT532のゲートは、アドレス線11に接続され、ソースは、TFT531のドレインに接続され、ドレインは、メモリセル51の端子P2に接続される。
液晶セル56は、画素電極561と、この画素電極561に対向配置された対向電極562と、これら画素電極561および対向電極562の間に挟持された液晶層と、を備える。
第1トランスファゲート54は、CMOS(相補型)構造であり、メモリセル51からの制御信号に従って、第1駆動線31からの駆動信号を液晶セル56の画素電極561に供給する。
具体的には、第1トランスファゲート54の制御端子は、メモリセル51の端子P1、P2に接続され、入力端子は、第1駆動線31に接続され、出力端子は、画素電極561に接続される。
具体的には、第1トランスファゲート54の制御端子は、メモリセル51の端子P1、P2に接続され、入力端子は、第1駆動線31に接続され、出力端子は、画素電極561に接続される。
第2トランスファゲート55は、CMOS(相補型)構造であり、メモリセル51からの制御信号に従って、第2駆動線32からの反転駆動信号を液晶セル56の画素電極561に供給する。
具体的には、第2トランスファゲート55の制御端子は、メモリセル51の端子P1、P2に接続され、入力端子は、第2駆動線32に接続され、出力端子は、画素電極561に接続される。
具体的には、第2トランスファゲート55の制御端子は、メモリセル51の端子P1、P2に接続され、入力端子は、第2駆動線32に接続され、出力端子は、画素電極561に接続される。
以上の電気光学装置1は、以下のように動作する。
すなわち、走査線駆動回路10からX信号(アドレス信号)を各アドレス線11に供給して表示領域Aの特定の領域を指定するとともに、Y信号(走査信号)を線順次で各走査線12に供給する。
すると、X信号(アドレス信号)により、表示領域Aの特定の領域にある画素50のTFT522、532がオン状態となる。また、Y信号(走査信号)により、ある走査線に係る画素50のTFT521、531がオン状態となる。
これにより、ある走査線12に係る画素50のうち特定の領域に含まれるものを全て選択する。
すなわち、走査線駆動回路10からX信号(アドレス信号)を各アドレス線11に供給して表示領域Aの特定の領域を指定するとともに、Y信号(走査信号)を線順次で各走査線12に供給する。
すると、X信号(アドレス信号)により、表示領域Aの特定の領域にある画素50のTFT522、532がオン状態となる。また、Y信号(走査信号)により、ある走査線に係る画素50のTFT521、531がオン状態となる。
これにより、ある走査線12に係る画素50のうち特定の領域に含まれるものを全て選択する。
そして、これら画素50の選択に同期して、データ線駆動回路20から第1データ線21および第2データ線22に画像信号および反転画像信号を供給する。すると、画像信号および反転画像信号は、選択した画素50のメモリセル51に書き込まれるとともに、トランスファゲート54、55の制御端子に供給される。
これにより、第1トランスファゲート54または第2トランスファゲート55が選択的にオン状態となり、第1駆動線31からの駆動信号または第2駆動線32からの反転駆動信号が画素電極561に書き込まれる。
これにより、第1トランスファゲート54または第2トランスファゲート55が選択的にオン状態となり、第1駆動線31からの駆動信号または第2駆動線32からの反転駆動信号が画素電極561に書き込まれる。
画素電極561に画像信号または反転画像信号が書き込まれると、この画素電極561と対向電極562との電位差により、液晶に駆動電圧が印加される。これにより、液晶の配向や秩序を変化させて、各画素50の光変調による表示を行う。
なお、画像信号および反転画像信号は、メモリセル51により保持されて、これにより、液晶に印加される駆動電圧も、次のフレームの書込みまで保持される。
なお、画像信号および反転画像信号は、メモリセル51により保持されて、これにより、液晶に印加される駆動電圧も、次のフレームの書込みまで保持される。
また、電気光学装置1によれば、上述のように表示領域Aの全面に表示する全画面表示に限らず、表示領域Aの一部にのみ表示するパーシャル表示も可能である。
すなわち、パーシャル表示モードでは、X信号(アドレス信号)およびY信号(走査信号)により、表示領域Aを分割して形成された複数の領域のうち特定の領域を指定し、この指定した領域においてのみ、表示を行う。
これにより、パーシャル表示モードでは、省電力化を図ることができる。
すなわち、パーシャル表示モードでは、X信号(アドレス信号)およびY信号(走査信号)により、表示領域Aを分割して形成された複数の領域のうち特定の領域を指定し、この指定した領域においてのみ、表示を行う。
これにより、パーシャル表示モードでは、省電力化を図ることができる。
図4は、液晶パネルAAの平面図である。図5は、液晶パネルAAの部分断面図である。図6は、液晶パネルAAにおける画素電極と各配線との関係を示す斜視図である。
ここで、図5は、第1トランスファゲート54または第2トランスファゲート55と、画素電極561と、を含む断面図である。
ここで、図5は、第1トランスファゲート54または第2トランスファゲート55と、画素電極561と、を含む断面図である。
上述の液晶パネルAAは、図5に示すように、画素50に対応してスイッチング素子としての画素トランジスタ59が複数配置された第1の基板としての素子基板60と、この素子基板60に対向配置された第2の基板としての対向基板70と、素子基板60および対向基板70の間に挟持された液晶と、から構成されている。
図4に示すように、素子基板60において、図4中水平方向に延びるアドレス線11、走査線12、第1駆動線31、および第2駆動線32のほか、高電位電源線Vddおよび低電位電源線Vssが形成され、さらに、画素50に対応して、画素回路57が形成されている。
画素回路57は、複数の画素トランジスタ59と、画素電極561とを含んで構成されるが、以降、これら画素回路57を構成する回路素子のうち画素電極561を除いたものを、回路素子群58と呼ぶ。
つまり、回路素子群58は、具体的には、上述のメモリセル51、第1スイッチング回路52、第2スイッチング回路53、第1トランスファゲート54、および第2トランスファゲート55で構成される。
このような回路素子群58は、以上のアドレス線11、走査線12、第1駆動線31、第2駆動線32、高電位電源線Vdd、低電位電源線Vss、第1データ線21、および第2データ線22の交差に対して、一定の位置に設けられている。
画素回路57は、複数の画素トランジスタ59と、画素電極561とを含んで構成されるが、以降、これら画素回路57を構成する回路素子のうち画素電極561を除いたものを、回路素子群58と呼ぶ。
つまり、回路素子群58は、具体的には、上述のメモリセル51、第1スイッチング回路52、第2スイッチング回路53、第1トランスファゲート54、および第2トランスファゲート55で構成される。
このような回路素子群58は、以上のアドレス線11、走査線12、第1駆動線31、第2駆動線32、高電位電源線Vdd、低電位電源線Vss、第1データ線21、および第2データ線22の交差に対して、一定の位置に設けられている。
また、アドレス線11は、第1データ線21および第2データ線22に沿って延びる共通の配線としてのアドレス幹線111と、このアドレス幹線111から走査線12に沿って延びるアドレス枝線112と、を備える。
本実施形態において、画素トランジスタ59は、プレーナ型ポリシリコンTFTであり、各画素50は、このTFTを複数含んで構成される。
具体的には、上述の第1スイッチング回路52を構成するTFT521、522、第2スイッチング回路53を構成するTFT531、532、メモリセル51のインバータ511、512を構成するTFT、第1トランスファゲート54を構成するTFT、および、第2トランスファゲート55を構成するTFTは、プレーナ型ポリシリコンTFTで形成されている。
具体的には、上述の第1スイッチング回路52を構成するTFT521、522、第2スイッチング回路53を構成するTFT531、532、メモリセル51のインバータ511、512を構成するTFT、第1トランスファゲート54を構成するTFT、および、第2トランスファゲート55を構成するTFTは、プレーナ型ポリシリコンTFTで形成されている。
以下、液晶パネルAAの具体的な構造について説明する。
まず、素子基板60について説明する。
素子基板60は、ガラス基板68を有し、このガラス基板68上のTFTが形成される領域には、p−Si(多結晶シリコン)およびn+p−Siからなる半導体層61が形成されている。
半導体層61の上およびガラス基板68の上には、表示領域Aの全面に亘ってゲート絶縁膜62が形成される。
まず、素子基板60について説明する。
素子基板60は、ガラス基板68を有し、このガラス基板68上のTFTが形成される領域には、p−Si(多結晶シリコン)およびn+p−Siからなる半導体層61が形成されている。
半導体層61の上およびガラス基板68の上には、表示領域Aの全面に亘ってゲート絶縁膜62が形成される。
ゲート絶縁膜62上には、半導体層61に対向して、ゲート電極591が形成される。
また、ゲート絶縁膜62上には、上述のアドレス線11を構成するアドレス枝線112、走査線12、第1駆動線31、および第2駆動線32のほか、高電位電源線Vddおよび低電位電源線Vssが形成される。
なお、図示しないが、図5のゲート電極591には、上述の端子P1や端子P2からの配線が接続される。
また、ゲート絶縁膜62上には、上述のアドレス線11を構成するアドレス枝線112、走査線12、第1駆動線31、および第2駆動線32のほか、高電位電源線Vddおよび低電位電源線Vssが形成される。
なお、図示しないが、図5のゲート電極591には、上述の端子P1や端子P2からの配線が接続される。
ゲート電極591、アドレス枝線112、走査線12、第1駆動線31、および第2駆動線32、高電位電源線Vdd、低電位電源線Vss、およびゲート絶縁膜62上には、層間絶縁膜63が被覆される。
ゲート絶縁膜62および層間絶縁膜63には、半導体層61と後述のソース電極592とを電気的に接続するためのコンタクトホール621と、半導体層61と後述のドレイン電極593とを電気的に接続するためのコンタクトホール622と、が形成される。
層間絶縁膜63の上には、ソース電極592およびドレイン電極593が形成される。
ドレイン電極593は、後述のコンタクトホール641が形成される位置まで延長されている。また、層間絶縁膜63の上には、上述の第1データ線21および第2データ線22が形成される。
なお、図示しないが、図5のソース電極592には、上述の第1駆動線31や第2駆動線32が接続される。
以上により、上述の回路素子群58が形成される。
ドレイン電極593は、後述のコンタクトホール641が形成される位置まで延長されている。また、層間絶縁膜63の上には、上述の第1データ線21および第2データ線22が形成される。
なお、図示しないが、図5のソース電極592には、上述の第1駆動線31や第2駆動線32が接続される。
以上により、上述の回路素子群58が形成される。
また、以上により、図6に示すように、第1データ線21および第2データ線22は、層間絶縁膜63を挟んで、上述のアドレス枝線112、走査線12、第1駆動線31、および第2駆動線32、高電位電源線Vdd、および低電位電源線Vssに対して交差することとなる。
層間絶縁膜63上には、図5および図6に示すように、回路素子群58の8列ごとに、アドレス線11を構成するアドレス幹線111が形成されている。アドレス幹線111とアドレス枝線112とは、その交差部において、層間絶縁膜63を貫通するコンタクト113で電気的に接続されている。
これにより、各アドレス線11は、当該アドレス幹線111の両側に4列ずつ配置された画素回路57にX信号(アドレス信号)を供給して、走査線12で選択される領域として8列の画素50を指定可能である。
これにより、各アドレス線11は、当該アドレス幹線111の両側に4列ずつ配置された画素回路57にX信号(アドレス信号)を供給して、走査線12で選択される領域として8列の画素50を指定可能である。
ソース電極592、ドレイン電極593、第1データ線21、第2データ線22、アドレス幹線111および層間絶縁膜63上には、絶縁膜としての平坦化膜64が形成される。
平坦化膜64には、ドレイン電極593と後述の画素電極561とを電気的に接続するためのコンタクトホール641が形成されている。
平坦化膜64には、ドレイン電極593と後述の画素電極561とを電気的に接続するためのコンタクトホール641が形成されている。
平坦化膜64上には、コンタクトホール641が形成された領域を除いて、画素回路561が形成される領域の全面に亘って、入射光を反射する反射膜65が形成される。
この反射膜65およびコンタクトホール641から露出するドレイン電極593上には、ITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの透明電極からなる上述の画素電極561が形成されている。この画素電極561は、コンタクトホール641の内部も被覆しており、これにより、画素電極561とドレイン電極593とが電気的に接続される。
画素電極561上には、ポリイミド膜などの有機膜からなる配向膜(図示省略)が形成されている。
この反射膜65およびコンタクトホール641から露出するドレイン電極593上には、ITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの透明電極からなる上述の画素電極561が形成されている。この画素電極561は、コンタクトホール641の内部も被覆しており、これにより、画素電極561とドレイン電極593とが電気的に接続される。
画素電極561上には、ポリイミド膜などの有機膜からなる配向膜(図示省略)が形成されている。
上述のように、回路素子群58が形成される層には、アドレス線11のアドレス幹線111が回路素子群58の8列ごとに形成されるため、回路素子群58の幅をa1とし、アドレス幹線111の幅をcとすると、回路素子群58の8列ごとの幅は、8(a1)+cとなる。
これに対し、画素電極561が形成される層には、アドレス幹線111のような配線は存在しない。そのため、画素電極561の幅をb1とすると、以下の式が成立する。
これに対し、画素電極561が形成される層には、アドレス幹線111のような配線は存在しない。そのため、画素電極561の幅をb1とすると、以下の式が成立する。
8(a1)+c=8(b1)
つまり、8列の画素回路57を単位として、この単位内における画素回路57の回路素子群58の幅とアドレス幹線111の幅の和は、当該画素回路57に対応する画素電極561の幅の和と等しい。
これにより、図4に示すように、回路素子群58に対する画素電極561の相対位置は、8列の画素回路57を単位として、隣接する画素回路57同士で異なっている。
なお、回路素子群58の長さをa2、画素電極561の長さをb2とすると、a2とb2は等しくなっている。
このように、アドレス線11や走査線12が延在する方向で隣接する画素同士では、回路素子群58に対する画素電極561の相対位置は異なっている。
これにより、図4に示すように、回路素子群58に対する画素電極561の相対位置は、8列の画素回路57を単位として、隣接する画素回路57同士で異なっている。
なお、回路素子群58の長さをa2、画素電極561の長さをb2とすると、a2とb2は等しくなっている。
このように、アドレス線11や走査線12が延在する方向で隣接する画素同士では、回路素子群58に対する画素電極561の相対位置は異なっている。
第1データ線21や第2データ線22が延在する方向で隣接する画素同士では、回路素子群58や画素電極561は、画素の境界線(例えば、本実施形態では第1駆動線31)に対して、対称に配置(ミラー配置)されている。
次に、対向基板70について説明する。
対向基板70は、ガラス基板74を有し、このガラス基板74のうち画素電極561の境界に対向する位置には、ブラックマトリクスを成す遮光膜71が形成される。
ガラス基板74および遮光膜71上には、カラーフィルタの着色層72が形成される。
カラーフィルタの着色層72上には、画素電極561に対向するITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの透明導電膜からなる対向電極562が形成される。対向電極562上には、配向膜(図示省略)が形成されている。
対向基板70は、ガラス基板74を有し、このガラス基板74のうち画素電極561の境界に対向する位置には、ブラックマトリクスを成す遮光膜71が形成される。
ガラス基板74および遮光膜71上には、カラーフィルタの着色層72が形成される。
カラーフィルタの着色層72上には、画素電極561に対向するITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの透明導電膜からなる対向電極562が形成される。対向電極562上には、配向膜(図示省略)が形成されている。
素子基板60と対向基板70との間には、液晶層が形成され、この液晶層は、素子基板60および対向基板70の周囲に形成された図示しないシール材により封止されている。
素子基板60および対向基板70の表面には、図示しない位相差板や偏光板が設けられている。
次に、電気光学装置1の表示について説明する。
電気光学装置1は、全反射型の表示を行う。すなわち、図5中矢印で示すように、外部から入射した周囲光は、対向基板70の偏光板(図示省略)で直線偏光となり、ガラス基板74、カラーフィルタの着色層72、対向電極562を透過して、液晶層に入射する。液晶層に入射した光は、画素電極561を透過して、反射膜65で反射され、再び画素電極561を透過して、液晶層を通過する。この液晶層を通過する間に、印加電圧に応じて偏光方向が回転される。液晶層を通過した光は、再び、対向電極562、カラーフィルタの着色層72、およびガラス基板74を透過して、対向基板70の偏光板に達する。偏光板に達した光は、液晶による偏光方向の回転量に応じて、偏光板を透過する。
電気光学装置1は、全反射型の表示を行う。すなわち、図5中矢印で示すように、外部から入射した周囲光は、対向基板70の偏光板(図示省略)で直線偏光となり、ガラス基板74、カラーフィルタの着色層72、対向電極562を透過して、液晶層に入射する。液晶層に入射した光は、画素電極561を透過して、反射膜65で反射され、再び画素電極561を透過して、液晶層を通過する。この液晶層を通過する間に、印加電圧に応じて偏光方向が回転される。液晶層を通過した光は、再び、対向電極562、カラーフィルタの着色層72、およびガラス基板74を透過して、対向基板70の偏光板に達する。偏光板に達した光は、液晶による偏光方向の回転量に応じて、偏光板を透過する。
このような全反射型の電気光学装置1は、メモリセル51、スイッチング回路52、53、トランスファゲート54、55などの回路上に画素電極561を形成できるので、画素電極561の有効面積を、メモリセル51やその配線などの面積に影響されることなく、十分に広く確保でき、しかもバックライトなどの光源も不要であるため、高輝度の表示を、低い消費電力で実現できる。
本実施形態によれば、以下のような効果がある。
(1)隣接する画素回路57において、画素電極561の回路素子群58に対する相対位置を異ならせた。よって、素子基板60において、アドレス線11、走査線12、第1駆動線31、第2駆動線32、高電位電源線Vdd、低電位電源線Vss、第1データ線21、および第2データ線22などの配線や、ゲート絶縁膜62、層間絶縁膜63、および平坦化膜64などの絶縁層によって形成される表面の凹凸パターンは、8列の画素回路57を単位として、この8列の画素回路57からなる単位で繰り返されることとなる。そのため、従来に比べて、凹凸パターンの出現周期を大きくできるので、素子基板60の凹凸による模様と対向基板70による模様とが光学的に干渉するのを防止でき、モアレ縞の発生を抑制して、表示品質の低下を防止できる。
(1)隣接する画素回路57において、画素電極561の回路素子群58に対する相対位置を異ならせた。よって、素子基板60において、アドレス線11、走査線12、第1駆動線31、第2駆動線32、高電位電源線Vdd、低電位電源線Vss、第1データ線21、および第2データ線22などの配線や、ゲート絶縁膜62、層間絶縁膜63、および平坦化膜64などの絶縁層によって形成される表面の凹凸パターンは、8列の画素回路57を単位として、この8列の画素回路57からなる単位で繰り返されることとなる。そのため、従来に比べて、凹凸パターンの出現周期を大きくできるので、素子基板60の凹凸による模様と対向基板70による模様とが光学的に干渉するのを防止でき、モアレ縞の発生を抑制して、表示品質の低下を防止できる。
(2)アドレス線11をアドレス幹線111およびアドレス枝線112で構成し、回路素子群58が形成される層において、このアドレス幹線111を8列の回路素子群58ごとに配置した。これにより、回路素子群58の配置間隔を変更することなく、画素電極561の配置間隔をアドレス幹線111の幅の分だけ大きくできる。そのため、回路素子群58に対する画素電極561の相対位置を、隣接する画素回路57同士で容易に異ならせることができる。
<変形例>
なお、本発明は前記実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、前記実施形態では、電気光学装置1を全反射型の表示を行う構成としたが、これに限らず、透過型の表示を行う構成としてもよいし、透過および反射兼用の半透過反射型の表示を行う構成としてもよい。
また、前記実施形態では、アドレス幹線111を回路素子群58と同層に設けることで、このアドレス幹線111の幅の分、回路素子群58の配置間隔を大きくしたが、これに限らない。すなわち、アドレス幹線111を設けずに、単に、回路素子群の配置間隔を大きくしてもよい。
なお、本発明は前記実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、前記実施形態では、電気光学装置1を全反射型の表示を行う構成としたが、これに限らず、透過型の表示を行う構成としてもよいし、透過および反射兼用の半透過反射型の表示を行う構成としてもよい。
また、前記実施形態では、アドレス幹線111を回路素子群58と同層に設けることで、このアドレス幹線111の幅の分、回路素子群58の配置間隔を大きくしたが、これに限らない。すなわち、アドレス幹線111を設けずに、単に、回路素子群の配置間隔を大きくしてもよい。
また、液晶としては、TN(Twisted Nematic)液晶やSTN(Super Twisted Nematic)液晶などが挙げられる。
また、前記各実施形態では、本発明を電気光学物質として液晶を用いたが、これに限らず、液晶以外の電気光学物質を用いた電気光学装置にも適用できる。例えば、着色された液体とこの液体に分散された白色の粒子とを含むマイクロカプセルを電気光学物質として用いた電気泳動表示パネル、極性が相違する領域毎に異なる色に塗り分けられたツイストボールを電気光学物質として用いたツイストボールディスプレイパネル、黒色トナーを電気光学物質として用いたトナーディスプレイパネル、ヘリウムやネオン等の高圧ガスを電気光学物資として用いたプラズマディスプレイパネル、あるいは、有機ELパネルなど各種の電気光学装置に対しても、上記実施形態と同様に本発明が適用され得る。
また、前記実施形態では、画素トランジスタ59として、ポリシリコンTFTを用いたが、これに限らず、アモルファスシリコンTFTを用いてもよい。
また、前記各実施形態では、本発明を電気光学物質として液晶を用いたが、これに限らず、液晶以外の電気光学物質を用いた電気光学装置にも適用できる。例えば、着色された液体とこの液体に分散された白色の粒子とを含むマイクロカプセルを電気光学物質として用いた電気泳動表示パネル、極性が相違する領域毎に異なる色に塗り分けられたツイストボールを電気光学物質として用いたツイストボールディスプレイパネル、黒色トナーを電気光学物質として用いたトナーディスプレイパネル、ヘリウムやネオン等の高圧ガスを電気光学物資として用いたプラズマディスプレイパネル、あるいは、有機ELパネルなど各種の電気光学装置に対しても、上記実施形態と同様に本発明が適用され得る。
また、前記実施形態では、画素トランジスタ59として、ポリシリコンTFTを用いたが、これに限らず、アモルファスシリコンTFTを用いてもよい。
<応用例>
次に、上述した実施形態に係る電気光学装置1を適用した電子機器について説明する。
図7は、電気光学装置1を適用した携帯電話機の構成を示す斜視図である。携帯電話機3000は、複数の操作ボタン3001およびスクロールボタン3002、ならびに電気光学装置1を備える。スクロールボタン3002を操作することによって、電気光学装置1に表示される画面がスクロールされる。
次に、上述した実施形態に係る電気光学装置1を適用した電子機器について説明する。
図7は、電気光学装置1を適用した携帯電話機の構成を示す斜視図である。携帯電話機3000は、複数の操作ボタン3001およびスクロールボタン3002、ならびに電気光学装置1を備える。スクロールボタン3002を操作することによって、電気光学装置1に表示される画面がスクロールされる。
なお、電気光学装置1が適用される電子機器としては、図7に示すものの他、パーソナルコンピュータ、情報携帯端末、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた機器などが挙げられる。そして、これらの各種電子機器の表示部として、前述した電気光学装置が適用可能である。
1…電気光学装置、11…アドレス線、12…走査線、21…第1データ線(データ線)、22…第2データ線(データ線)、57…画素回路、58…回路素子群、59…画素トランジスタ(スイッチング素子)、60…素子基板(第1の基板)、64…平坦化膜(絶縁膜)、70…対向基板(第2の基板)、111…アドレス幹線(共通の配線)、112…アドレス枝線、561…画素電極、3000…携帯電話機(電子機器)。
Claims (8)
- 複数の走査線と、これら複数の走査線と交差する複数のデータ線と、前記複数の走査線および前記複数のデータ線の交差に対応して設けられた複数のスイッチング素子と、当該スイッチング素子に対応して設けられた複数の画素電極と、を有する基板を備えた電気光学装置であって、
前記スイッチング素子に対する前記画素電極の相対位置は、隣接する画素同士で異なることを特徴とする電気光学装置。 - 請求項1に記載の電気光学装置において、
前記スイッチング素子は、前記走査線および前記データ線の交差に対し一定の位置に設けられることを特徴とする電気光学装置。 - 請求項1または2に記載の電気光学装置において、
前記スイッチング素子と前記画素電極との相対位置は、複数の画素を単位として、当該単位内における隣接する画素同士で異なることを特徴とする電気光学装置。 - 請求項1から3のいずれか1項に記載の電気光学装置において、
前記画素電極は、前記スイッチング素子、前記走査線、および前記データ線が形成される層の上に、絶縁層を介して形成され、
前記第1の基板は、前記走査線で選択される領域を指定するアドレス線を備え、
前記アドレス線は、前記データ線に沿って延びるアドレス幹線と、このアドレス幹線から前記走査線に沿って延びるアドレス枝線と、を備え、
前記アドレス幹線は、前記スイッチング素子の所定数ごとに配置されることを特徴とする電気光学装置。 - 複数の走査線と、これら複数の走査線と交差する複数のデータ線と、前記複数の走査線および前記複数のデータ線の交差に対応して設けられた複数の画素回路と、当該画素回路に対応して設けられた複数の画素電極と、を有する基板を備えた電気光学装置であって、
前記画素回路に対する前記画素電極の相対位置は、隣接する画素回路同士で異なることを特徴とする電気光学装置。 - 請求項5に記載の電気光学装置において、
前記画素回路と前記画素電極との相対位置は、複数の画素を単位として、当該単位内における隣接する画素回路同士で異なることを特徴とする電気光学装置。 - 請求項6に記載の電気光学装置において、
前記単位内の前記画素回路に電気的に接続された共通の配線を備え、
前記単位内における前記画素回路の幅と前記共通の配線の幅の和は、当該画素回路に対応する前記画素電極の幅の和と等しいことを特徴とする電気光学装置。 - 請求項1から7のいずれか1項に記載の電気光学装置を備えた電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005281405A JP2007093851A (ja) | 2005-09-28 | 2005-09-28 | 電気光学装置および電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005281405A JP2007093851A (ja) | 2005-09-28 | 2005-09-28 | 電気光学装置および電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007093851A true JP2007093851A (ja) | 2007-04-12 |
Family
ID=37979686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005281405A Withdrawn JP2007093851A (ja) | 2005-09-28 | 2005-09-28 | 電気光学装置および電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007093851A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7795936B2 (en) * | 2007-11-09 | 2010-09-14 | Hynix Semiconductor Inc. | Data center tracking circuit and semiconductor integrated circuit including the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61170778A (ja) * | 1985-01-25 | 1986-08-01 | 日本電気株式会社 | アクテイブマトリツクスカラ−液晶表示パネル |
JPS61173290A (ja) * | 1985-01-29 | 1986-08-04 | 日本電気株式会社 | カラ−液晶マトリクスパネル |
JPS63186216A (ja) * | 1987-01-28 | 1988-08-01 | Nec Corp | アクテイブマトリツクス液晶表示器 |
-
2005
- 2005-09-28 JP JP2005281405A patent/JP2007093851A/ja not_active Withdrawn
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61170778A (ja) * | 1985-01-25 | 1986-08-01 | 日本電気株式会社 | アクテイブマトリツクスカラ−液晶表示パネル |
JPS61173290A (ja) * | 1985-01-29 | 1986-08-04 | 日本電気株式会社 | カラ−液晶マトリクスパネル |
JPS63186216A (ja) * | 1987-01-28 | 1988-08-01 | Nec Corp | アクテイブマトリツクス液晶表示器 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7795936B2 (en) * | 2007-11-09 | 2010-09-14 | Hynix Semiconductor Inc. | Data center tracking circuit and semiconductor integrated circuit including the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5024110B2 (ja) | 電気光学装置及び電子機器 | |
US20130120466A1 (en) | Display panel and method of driving the same | |
US10852596B2 (en) | Display device | |
JP2003344836A (ja) | 半透過反射型液晶装置、およびそれを用いた電子機器 | |
KR20110093649A (ko) | 플렉소일렉트릭 효과가 감소된 액정 표시 장치 | |
US8243238B2 (en) | Transflective liquid crystal display device | |
JP2007071936A (ja) | 液晶装置、液晶装置の製造方法、および電子機器 | |
US9188824B2 (en) | Display device | |
JP2007121368A (ja) | 液晶装置、及び電子機器 | |
JP4428330B2 (ja) | 電気光学装置、および電子機器 | |
JP2003316284A (ja) | 表示装置 | |
US8436798B2 (en) | Method for driving electro-optic device, electro-optic device, and electronic apparatus | |
JP2010250265A (ja) | 液晶表示装置および電子機器 | |
JP5642978B2 (ja) | 液晶表示装置および電子機器 | |
JP2007147963A (ja) | 電気光学装置、駆動方法および電子機器 | |
JP2009080303A (ja) | 液晶装置および電子機器 | |
JP5484945B2 (ja) | 液晶表示装置および電子機器 | |
JP2007071938A (ja) | 液晶装置および電子機器 | |
JP2007093845A (ja) | 電気光学装置および電子機器 | |
JP2007093851A (ja) | 電気光学装置および電子機器 | |
JP2007093846A (ja) | 電気光学装置、および電子機器 | |
KR100827261B1 (ko) | 전기 광학 장치, 및 이것을 구비한 전자 기기 | |
JP2007071935A (ja) | 液晶装置および電子機器 | |
JP2008197420A (ja) | 液晶表示装置及び電子機器 | |
JP4639623B2 (ja) | 電気光学装置および電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Effective date: 20070404 Free format text: JAPANESE INTERMEDIATE CODE: A7424 |
|
A621 | Written request for application examination |
Effective date: 20080319 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A131 | Notification of reasons for refusal |
Effective date: 20110329 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20110526 |