JP2984429B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2984429B2 JP2984429B2 JP3231801A JP23180191A JP2984429B2 JP 2984429 B2 JP2984429 B2 JP 2984429B2 JP 3231801 A JP3231801 A JP 3231801A JP 23180191 A JP23180191 A JP 23180191A JP 2984429 B2 JP2984429 B2 JP 2984429B2
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特にカウンタ回路に関するものである。
し、特にカウンタ回路に関するものである。
【０００２】
【従来の技術】図２は従来の一般的な半導体集積回路
（カウンタ回路）の構成図である。図２において、１０
ａは回路の入力端子、１６ａはその出力端子であり、１
０ｂはリセット端子である。１４は基本的な論理素子に
よって構成された論理回路であり、フリップフロップ１
０〜１３の信号値１０ｃ，１１ａ，１２ａ，１３ａが、
進数設定信号１４ａ〜１４ｃにより論理回路１４に設定
された進数値になれば出力信号１４ｄを出力するものと
する。
（カウンタ回路）の構成図である。図２において、１０
ａは回路の入力端子、１６ａはその出力端子であり、１
０ｂはリセット端子である。１４は基本的な論理素子に
よって構成された論理回路であり、フリップフロップ１
０〜１３の信号値１０ｃ，１１ａ，１２ａ，１３ａが、
進数設定信号１４ａ〜１４ｃにより論理回路１４に設定
された進数値になれば出力信号１４ｄを出力するものと
する。
【０００３】次に図４のタイミング図を用いて動作につ
いて説明する。図４においては、１４ａ〜１４ｃの信号
により３進カウンタとして設定されているものとする。
まずリセット端子１０ｂからリセットパルスを入れ、全
てのフリップフロップのＱが０になるようにする。リセ
ット後に入力端子１０ａより図(a) に示すような信号を
与えると、フリップフロップ１０，１１によりカウント
され、図４(b) 及び(c) に示すようにその値が“１”，
“１”になるタイミングにおいて、図４(d) に示すよう
な信号１４ｄが論理回路１４から出力され、後段のＲＳ
フリップフロップを構成するＮＯＲ回路１５，１６を介
して出力端子１６ａに図４(e) に示すような信号が出力
されるとともに、ＯＲ回路１７を介して各フリップフロ
ップにリセット信号が出力されてリセットされる。すな
わち入力パルス３周期に対して出力信号１周期が得られ
る３進カウンタとなっている。
いて説明する。図４においては、１４ａ〜１４ｃの信号
により３進カウンタとして設定されているものとする。
まずリセット端子１０ｂからリセットパルスを入れ、全
てのフリップフロップのＱが０になるようにする。リセ
ット後に入力端子１０ａより図(a) に示すような信号を
与えると、フリップフロップ１０，１１によりカウント
され、図４(b) 及び(c) に示すようにその値が“１”，
“１”になるタイミングにおいて、図４(d) に示すよう
な信号１４ｄが論理回路１４から出力され、後段のＲＳ
フリップフロップを構成するＮＯＲ回路１５，１６を介
して出力端子１６ａに図４(e) に示すような信号が出力
されるとともに、ＯＲ回路１７を介して各フリップフロ
ップにリセット信号が出力されてリセットされる。すな
わち入力パルス３周期に対して出力信号１周期が得られ
る３進カウンタとなっている。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
（カウンタ）は以上のように構成されているので、複雑
な論理回路の組み合わせにより回路を設計しなければな
らず、また論理回路の設計において各論理素子の遅延量
を考慮しないとスパイク信号等が発生しＲＳフリップフ
ロップが反転して、カウンターが誤動作することがあっ
た。また、出力波形はデューティ５０％近くにはならず
一般的なパルス波形になる。さらに、フリップフロップ
の段数が増加するに従い入力から出力までの時間の遅延
が増大するという問題点があった。
（カウンタ）は以上のように構成されているので、複雑
な論理回路の組み合わせにより回路を設計しなければな
らず、また論理回路の設計において各論理素子の遅延量
を考慮しないとスパイク信号等が発生しＲＳフリップフ
ロップが反転して、カウンターが誤動作することがあっ
た。また、出力波形はデューティ５０％近くにはならず
一般的なパルス波形になる。さらに、フリップフロップ
の段数が増加するに従い入力から出力までの時間の遅延
が増大するという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、簡単な論理素子の組み合わせで
もって誤動作しない半導体集積回路を得ることを目的と
し、また出力波形をデューティ５０％近くにし、さらに
フリップフロップの段数が増大しても入力から出力への
遅延時間を一定に、かつ小さくすることのできる半導体
集積回路を得ることを目的とする。
ためになされたもので、簡単な論理素子の組み合わせで
もって誤動作しない半導体集積回路を得ることを目的と
し、また出力波形をデューティ５０％近くにし、さらに
フリップフロップの段数が増大しても入力から出力への
遅延時間を一定に、かつ小さくすることのできる半導体
集積回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路は、計数部にシフトレジスタを用い、上記シフト
レジスタを構成する各フリップフロップの出力の論理積
をとる論理回路部を設け、上記マルチプレクサで上記論
理回路部の出力及び上記計数部の出力を受け、該マルチ
プレクサのデータ出力を反転させる反転回路部を設け、
該反転回路部にて反転させた上記信号出力部のデータ出
力を、上記計数部の入力データとして入力するようにし
たものである。
積回路は、計数部にシフトレジスタを用い、上記シフト
レジスタを構成する各フリップフロップの出力の論理積
をとる論理回路部を設け、上記マルチプレクサで上記論
理回路部の出力及び上記計数部の出力を受け、該マルチ
プレクサのデータ出力を反転させる反転回路部を設け、
該反転回路部にて反転させた上記信号出力部のデータ出
力を、上記計数部の入力データとして入力するようにし
たものである。
【０００７】
【０００８】
【作用】この発明においては、計数部がシフトレジスタ
で構成されているので、入力から出力までの遅延時間は
シフトレジスタによる遅延となり、またマルチプレクサ
のデータ出力を反転させて上記計数部の入力データとし
て用い、入力クロックの変化でシフトレジスタのデータ
が一段進められるように構成したから、各論理素子の遅
延量を考慮することなく確実に動作を行うことができ、
またフリップフロップの段数が増大しても遅延時間が大
きくなることがない。
で構成されているので、入力から出力までの遅延時間は
シフトレジスタによる遅延となり、またマルチプレクサ
のデータ出力を反転させて上記計数部の入力データとし
て用い、入力クロックの変化でシフトレジスタのデータ
が一段進められるように構成したから、各論理素子の遅
延量を考慮することなく確実に動作を行うことができ、
またフリップフロップの段数が増大しても遅延時間が大
きくなることがない。
【０００９】また、上記シフトレジスタを構成する各フ
リップフロップの出力の論理積をとる論理回路部を設
け、上記マルチプレクサで前記論理回路部の出力及び上
記計数部の出力を受けるようにしたから、奇数進のカウ
ンタとしても動作させることができる。
リップフロップの出力の論理積をとる論理回路部を設
け、上記マルチプレクサで前記論理回路部の出力及び上
記計数部の出力を受けるようにしたから、奇数進のカウ
ンタとしても動作させることができる。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による半導体集積回路で
あるカウンタ回路の構成図であり、１ａは入力端子、８
ｄは出力端子、１ｂはリセット端子である。また１ない
し４はシフトレジスタを構成するフリップフロップ、
５，６，７は上記各フリップフロップ１〜４の隣接する
フリップフロップの出力をそれぞれの２入力信号とする
２入力ＡＮＤ回路であり、８はマルチプレクサであっ
て、フリップフロップ１〜４の出力１ｃ，２ａ，３ａ，
４ａと、２入力ＡＮＤ５〜６の出力５ａ，６ａ，７ａの
信号を、進数設定信号８ａ〜８ｃにより設定された値に
基づき選択し、その結果を出力端子８ｄに出力する。ま
た９はマルチプレクサ８の出力を反転させてフリップフ
ロップのデータ端子に入力する反転回路である。
する。図１は本発明の一実施例による半導体集積回路で
あるカウンタ回路の構成図であり、１ａは入力端子、８
ｄは出力端子、１ｂはリセット端子である。また１ない
し４はシフトレジスタを構成するフリップフロップ、
５，６，７は上記各フリップフロップ１〜４の隣接する
フリップフロップの出力をそれぞれの２入力信号とする
２入力ＡＮＤ回路であり、８はマルチプレクサであっ
て、フリップフロップ１〜４の出力１ｃ，２ａ，３ａ，
４ａと、２入力ＡＮＤ５〜６の出力５ａ，６ａ，７ａの
信号を、進数設定信号８ａ〜８ｃにより設定された値に
基づき選択し、その結果を出力端子８ｄに出力する。ま
た９はマルチプレクサ８の出力を反転させてフリップフ
ロップのデータ端子に入力する反転回路である。
【００１１】次に、図３のタイミング図を用いて動作に
ついて説明する。いま進数設定信号８ａ〜８ｃにより３
進カウンタとして設定されているとする。この場合、マ
ルチプレクサ８により２入力ＡＮＤ５の出力５ａの信号
（図３(d) 参照）が選択されて出力端子８ｄに接続され
ている。そのため、フリップフロップ１〜４で構成され
るシフトレジスタにはフリップフロップ１及び２の出力
である信号１ｃ（図３(b) 参照）及び２ａ（図３(c) 参
照）が２入力ＡＮＤ５で論理積された図３(d)に示した
信号が反転回路９にて反転されて入力される。
ついて説明する。いま進数設定信号８ａ〜８ｃにより３
進カウンタとして設定されているとする。この場合、マ
ルチプレクサ８により２入力ＡＮＤ５の出力５ａの信号
（図３(d) 参照）が選択されて出力端子８ｄに接続され
ている。そのため、フリップフロップ１〜４で構成され
るシフトレジスタにはフリップフロップ１及び２の出力
である信号１ｃ（図３(b) 参照）及び２ａ（図３(c) 参
照）が２入力ＡＮＤ５で論理積された図３(d)に示した
信号が反転回路９にて反転されて入力される。
【００１２】そして、つぎの入力信号１ａで、シフトレ
ジスタのデータが１段進み、上記反転された２入力ＡＮ
Ｄ５で論理積による信号が次の周期のフリップフロップ
１の保持データとして入力され、またフリップフロップ
２にフリップフロップ１で保持されていたデータが送り
込まれてこれを保持し、このようにしてフリップフロッ
プ１，２の出力１ｃ，２ａの信号がともに“１”になれ
ば、５ａの信号が“１”となる。そして上記動作を繰り
返し、シフトレジスタの出力が再び反転されてフリップ
フロップ１に入力されるようになる。このようにして、
図３の波形が繰り返され３進カウンタとして動作する。
ジスタのデータが１段進み、上記反転された２入力ＡＮ
Ｄ５で論理積による信号が次の周期のフリップフロップ
１の保持データとして入力され、またフリップフロップ
２にフリップフロップ１で保持されていたデータが送り
込まれてこれを保持し、このようにしてフリップフロッ
プ１，２の出力１ｃ，２ａの信号がともに“１”になれ
ば、５ａの信号が“１”となる。そして上記動作を繰り
返し、シフトレジスタの出力が再び反転されてフリップ
フロップ１に入力されるようになる。このようにして、
図３の波形が繰り返され３進カウンタとして動作する。
【００１３】このように本実施例によれば、フリップフ
ロップ１〜４からなるシフトレジスタを用いて入力デー
タを計数し、各フリップフロップ１〜４の出力をマルチ
プレクサ８で選択して、設定された進数のデータ出力を
行うとともに、そのデータ出力を反転回路９にて反転さ
せたものをシフトレジスタの入力データとして用いるよ
うにしたから、フリップフロップの段数が増大しても入
力から出力までの遅延はシフトレジスタの動作における
遅延量と同じになり、遅延動作は従来よりも小さく、か
つ安定したものとなる。また、カウント数が２の倍数な
ら出力波形はデューティ５０％となり、２の倍数でない
場合にもデューティ５０％近い出力波形を得ることがで
きる。
ロップ１〜４からなるシフトレジスタを用いて入力デー
タを計数し、各フリップフロップ１〜４の出力をマルチ
プレクサ８で選択して、設定された進数のデータ出力を
行うとともに、そのデータ出力を反転回路９にて反転さ
せたものをシフトレジスタの入力データとして用いるよ
うにしたから、フリップフロップの段数が増大しても入
力から出力までの遅延はシフトレジスタの動作における
遅延量と同じになり、遅延動作は従来よりも小さく、か
つ安定したものとなる。また、カウント数が２の倍数な
ら出力波形はデューティ５０％となり、２の倍数でない
場合にもデューティ５０％近い出力波形を得ることがで
きる。
【００１４】またマルチプレクサ８の出力をインバータ
９で反転してシフトレジスタを構成するフリップフロッ
プ１の入力データとして用いているため、入力信号１ａ
でシフトレジスタのデータが１段シフトし、各論理素子
の遅延量を特に考慮しなくとも確実に計数を行うことが
でき、装置としての信頼性が高い。
９で反転してシフトレジスタを構成するフリップフロッ
プ１の入力データとして用いているため、入力信号１ａ
でシフトレジスタのデータが１段シフトし、各論理素子
の遅延量を特に考慮しなくとも確実に計数を行うことが
でき、装置としての信頼性が高い。
【００１５】さらに２入力ＡＮＤ５〜７を用いて各フリ
ップフロップ１〜４の出力の論理積を取るようにしたか
ら、奇数進のカウンタとして動作させることができる。
ップフロップ１〜４の出力の論理積を取るようにしたか
ら、奇数進のカウンタとして動作させることができる。
【００１６】
【発明の効果】以上のように、この発明に係る半導体集
積回路によれば、計数部をシフトレジスタで構成したか
ら、入力から出力までの遅延時間はシフトレジスタによ
る遅延となり、またマルチプレクサのデータ出力を反転
させて上記計数部の入力データとして用い、入力クロッ
クの変化でシフトレジスタのデータが一段進められるよ
うに構成したから、デューティ５０％近い出力波形を得
ることができ、また各論理素子の遅延量を考慮すること
なく確実に動作を行うことができ、信頼性の高い半導体
集積回路を得ることができる。
積回路によれば、計数部をシフトレジスタで構成したか
ら、入力から出力までの遅延時間はシフトレジスタによ
る遅延となり、またマルチプレクサのデータ出力を反転
させて上記計数部の入力データとして用い、入力クロッ
クの変化でシフトレジスタのデータが一段進められるよ
うに構成したから、デューティ５０％近い出力波形を得
ることができ、また各論理素子の遅延量を考慮すること
なく確実に動作を行うことができ、信頼性の高い半導体
集積回路を得ることができる。
【００１７】さらに、シフトレジスタを構成する各フリ
ップフロップの出力の論理積を取る論理回路部を設け、
上記マルチプレクサで上記論理回路部の出力及び上記計
数部の出力を受けるようにしたから、簡単な構成で大き
な数値までカウントできるとともに、奇数進のカウンタ
としても動作させることができるという効果がある。
ップフロップの出力の論理積を取る論理回路部を設け、
上記マルチプレクサで上記論理回路部の出力及び上記計
数部の出力を受けるようにしたから、簡単な構成で大き
な数値までカウントできるとともに、奇数進のカウンタ
としても動作させることができるという効果がある。
【図１】この発明の一実施例による半導体集積回路（２
〜８進カウンタ）を示す構成図である。
〜８進カウンタ）を示す構成図である。
【図２】従来の半導体集積回路（２〜８進カウンタ）を
示す構成図である。
示す構成図である。
【図３】この発明の一実施例による半導体集積回路（３
進カウンタ）の動作を示すタイミング図である。
進カウンタ）の動作を示すタイミング図である。
【図４】従来の半導体集積回路（３進カウンタ）の動作
を示すタイミング図である。
を示すタイミング図である。
１〜４ シフトレジスタを構成するＤフリップフロ
ップ ５〜７ 論理積回路 ８ マルチプレクサ ９ 反転回路 １０〜１３ Ｄフリップフロップ １４ 論理回路 １５，１６ ＲＳフリップフロップ １７ 論理和回路
ップ ５〜７ 論理積回路 ８ マルチプレクサ ９ 反転回路 １０〜１３ Ｄフリップフロップ １４ 論理回路 １５，１６ ＲＳフリップフロップ １７ 論理和回路
Claims (1)
- 【請求項１】 入力クロックにより入力データの計数を
行う計数部と、該計数部の出力を受け、その値が設定さ
れた進数になったときにデータ出力を行う信号出力部と
を有し、上記信号出力部の進数を任意な値に設定可能な
半導体集積回路において、 シフトレジスタにより構成された計数部と、上記シフトレジスタを構成するフリップフロップの各出
力の論理積をとる論理回路部と、 該論理回路部の出力及び上記計数部のシリアル出力を受
け、 任意に設定された進数毎にデータ出力を行うマルチ
プレクサからなる信号出力部と、 上記マルチプレクサのデータ出力を反転させる反転回路
部とを備え、 該反転回路部にて反転させた上記信号出力部のデータ出
力を、上記計数部の入力データとして入力するようにし
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231801A JP2984429B2 (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231801A JP2984429B2 (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575444A JPH0575444A (ja) | 1993-03-26 |
| JP2984429B2 true JP2984429B2 (ja) | 1999-11-29 |
Family
ID=16929238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231801A Expired - Lifetime JP2984429B2 (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984429B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859890A (en) * | 1997-02-26 | 1999-01-12 | Motorola, Inc. | Dual modulus prescaler |
| WO2005036751A1 (en) * | 2003-10-13 | 2005-04-21 | Koninklijke Philips Electronics N.V. | A frequency divider and an electronic device incorporating such a frequency divider |
-
1991
- 1991-09-11 JP JP3231801A patent/JP2984429B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575444A (ja) | 1993-03-26 |
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