JPS62260418A - Flip-flop circuit - Google Patents
Flip-flop circuitInfo
- Publication number
- JPS62260418A JPS62260418A JP61103584A JP10358486A JPS62260418A JP S62260418 A JPS62260418 A JP S62260418A JP 61103584 A JP61103584 A JP 61103584A JP 10358486 A JP10358486 A JP 10358486A JP S62260418 A JPS62260418 A JP S62260418A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data output
- data
- clock
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 235000015115 caffè latte Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はロジックデータを別のロジック信号によって取
り込みを行う回路、さらに詳しくいえば外部クロック信
号によシデータ信号を取込み出力するクリップフロツブ
回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a circuit that captures logic data using another logic signal, and more specifically relates to a clip-flop circuit that captures and outputs a data signal using an external clock signal. .
（従来の技術）
外部のクロック用端子（以下、ＣＫ大入力略す。）信号
の立上り、立下りのいずれでも外部のクロック入力用端
子（以下、ＤＡＴＡ入力と略す。）＠号の取り込みを行
う場合、従来は第７図に示すような回路が用いられてい
た。第７図において、５゜６．７はＤフリップフロップ
回路、８はＥＸ−ＯＲ回路、ＨＣＫはＤＡＴＡ 、ＣＫ
よシ十分高速なりロックをそれぞれ示している。Ｄフリ
ツブフロ２プ回路５．６は高速クロックにより動作する
シフトレジスタであるので、ＣＫが変化するとＥＸ−Ｏ
Ｒ回路８よシ高速クロックＨＣＫの一周期分の長さのパ
ルスが発生し、このパルスによってＤフリップフロップ
回路７がＤＡＴＡの取９込みを行い、取込まれたデータ
が外部のデータ出力用端子（以下、Ｑ出力と略す。）へ
出力される。(Prior art) When an external clock input terminal (hereinafter abbreviated as DATA input) @ signal is taken in at either the rising or falling edge of an external clock terminal (hereinafter abbreviated as CK large input) signal. Conventionally, a circuit as shown in FIG. 7 has been used. In Figure 7, 5°6.7 is a D flip-flop circuit, 8 is an EX-OR circuit, HCK is DATA, CK
It shows each lock is fast enough. Since the D flipflop circuit 5.6 is a shift register operated by a high-speed clock, when CK changes, EX-O
The R circuit 8 generates a pulse with a length of one cycle of the high-speed clock HCK, and this pulse causes the D flip-flop circuit 7 to take in DATA, and the taken data is sent to an external data output terminal. (hereinafter abbreviated as Q output).
（発明が解決しようとする問題点）
従来の回路は上述のように、その構成には高速のクロッ
クＨＣＫを必要とし、またＣＫの変化を検出するのにＨ
ＣＫ （８号の周期の２倍以上の時間全必要とするため
、ＣＫ他信号周期はＨＣＫの４倍以上必要となシ、高速
の動作ができないという欠点があった。(Problems to be Solved by the Invention) As mentioned above, the conventional circuit requires a high-speed clock HCK for its configuration, and also requires a high-speed clock HCK to detect changes in CK.
Since the total time required is more than twice the period of CK (No. 8), the CK and other signal periods are required to be more than four times that of HCK, which has the drawback of not being able to operate at high speed.
また、ＣＭＯ３を用いる場合、消費電流は動作速度にほ
ぼ比例するのでＨＣＫで常にシフトレジスタを動作させ
ている第７図の回路は、消費電流が大きくなるという欠
点があった。Furthermore, when CMO3 is used, the current consumption is almost proportional to the operating speed, so the circuit shown in FIG. 7, in which the shift register is always operated by HCK, has the disadvantage that the current consumption becomes large.
本発明の目的は、上述の欠点を解決するもので、高速の
クロックを用いることなく、十分に高速で処理すること
ができ、ＣＭ ＯＭで構成した場合には電流消費が軽減
化されるとともに、回路構成も簡単になるフリップフロ
ップ回路を提供することにある。An object of the present invention is to solve the above-mentioned drawbacks, and is capable of processing at a sufficiently high speed without using a high-speed clock, and when configured with a CMOM, reduces current consumption, and It is an object of the present invention to provide a flip-flop circuit with a simple circuit configuration.
（問題点を解決するための手段）
前記目的を達成するために本発明によるフリップフロッ
プ回路は、外部に、データ入力用端子、クロック入力用
端子、データ出力用端子を有し、内部に、クロック入力
用端子信号によってデータ入力用端子信号を交互にラッ
チする２個のラッチ回路と、この２個のラッチ回路のデ
ータ出力を切替えてデータ出力用端子へ接続するスイッ
チ回路を有し、前記ラッチ回路の一方はクロック入力用
端子信号の立上りにより、他方は立下シによシデータ入
力用端子信号のラッチをそれぞれ行い、前記スイッチ回
路はラッチ動作を行っているラッチ回路のデータ出力を
データ出力用端子へ出力することにより、外部のクロッ
ク入力用端子から入力される信号の立上りと立下が夛の
いずれでも外部のデータ入力用端子信号を取シ込み、外
部のデータ出力用端子に出力するように構成されている
。(Means for Solving the Problems) To achieve the above object, a flip-flop circuit according to the present invention has an external data input terminal, a clock input terminal, and a data output terminal, and an internal clock input terminal. The latch circuit includes two latch circuits that alternately latch data input terminal signals according to input terminal signals, and a switch circuit that switches data outputs of these two latch circuits and connects them to the data output terminal. One side latches the data input terminal signal when the clock input terminal signal rises, and the other one latches the data input terminal signal when the clock input terminal signal falls. By outputting to the external clock input terminal, it is possible to receive the external data input terminal signal and output it to the external data output terminal, regardless of whether the signal input from the external clock input terminal has many rising or falling edges. It is configured.
（実施例） 以下、図面を参照して本発明をさらに詳しく説明する。(Example) Hereinafter, the present invention will be explained in more detail with reference to the drawings.
第１図は、本発明によるフリップフロップ回路の構成を
示す回路図である。FIG. 1 is a circuit diagram showing the configuration of a flip-flop circuit according to the present invention.
第１図において、１，２はラッチ回路、３はスイッチ回
路である。ラッチ回路１はクロック入力ＣＩが％Ｈ１Ｏ
時スルー、クロック入力Ｃ１が立下がるとデータ入力Ｄ
１をラッチする。ラッチ回路２はクロック人力Ｃ２がｔ
Ｌ Ｉの時スルー、クロック人力Ｃ２が立上がるとデ
ータ入力Ｄ２をラッチする。スイッチ回路ＳＷはクロッ
クＣＫが亀Ｌｌの時データ出力端子Ｑヘラッチ回路ｌの
データ出力端子Ｑ１を接続し、％ＨＩの時ラッチ回路２
のデータ出力端子Ｑ２を接続する。したがって、クロッ
クＣＫの立下シ、立上がシによってラッチ回路１，２は
交互にラッチし、スイッチ回路３はラッチ動作を行って
いるラッチ回路の出力をデータ出力端子Ｑへ接続する。In FIG. 1, 1 and 2 are latch circuits, and 3 is a switch circuit. Latch circuit 1 has a clock input CI of %H1O
When clock input C1 falls, data input D
Latch 1. The latch circuit 2 has a clock C2 of t
When LI is I, it is through, and when clock input C2 rises, data input D2 is latched. The switch circuit SW connects the data output terminal Q1 of the latch circuit l when the clock CK is HI, and connects the data output terminal Q1 of the latch circuit l when the clock CK is %HI.
Connect the data output terminal Q2 of . Therefore, the latch circuits 1 and 2 alternately latch depending on the falling and rising edges of the clock CK, and the switch circuit 3 connects the output of the latch circuit performing the latching operation to the data output terminal Q.
第２図は本発明によるフリツプフロツプ回路の一実施例
を示す回路図である。図において１１゜１２はクロック
ＣＫ入力の反転用のインバータ回路、２１．２２はラッ
チ回路、３１〜３３はＡＮＤ回路、３４はＯＲ回路、３
Ｓはインバータ回路である。ラッチ回路２１．２２とも
クロック入力Ｃ１，Ｃ２ｄｉ％Ｈｌレベルのトキスルー
で、クロック入力Ｃ１，Ｃ２の立下シでデータ入力ＤＡ
ＴＡをラッチするように構成てれている。クロック人力
Ｃ２はインバータ回路１１によって反転させられている
ので、ラッチ回路２１．２２はクロックＣＫの立下り、
立上夛によって交互にラッチを行うこととなる。スイッ
チ回路はインバータ回路１１．１２、ＡＮＤ回路３１〜
３４、およびＯＲ回路３４より構成されておシ、クロッ
クＣＫが１Ｈ１のときはラッチ回路２２のデータ出力端
子Ｑ２を、％Ｌｌのときはラッチ回路２１のデータ出力
端子ＱｌをＱへつなぐ。ＡＮＤ回路を３１゜３２．３３
と３個数けであるのは、ＡＮＤ回路が２個のときにはラ
ッチ回路のデータ出力端子Ｑｌ。FIG. 2 is a circuit diagram showing an embodiment of a flip-flop circuit according to the present invention. In the figure, 11 and 12 are inverter circuits for inverting the clock CK input, 21 and 22 are latch circuits, 31 to 33 are AND circuits, 34 is an OR circuit, and 3
S is an inverter circuit. Both latch circuits 21 and 22 are clock input C1, C2 di% Hl level toggle through, and data input DA at the falling edge of clock input C1, C2.
It is configured to latch the TA. Since the clock C2 is inverted by the inverter circuit 11, the latch circuits 21 and 22 detect the falling edge of the clock CK,
Latching is performed alternately depending on the start-up process. The switch circuits are inverter circuits 11 and 12, AND circuits 31 and 31.
34 and an OR circuit 34, when the clock CK is 1H1, the data output terminal Q2 of the latch circuit 22 is connected to the data output terminal Q2 of the latch circuit 22, and when the clock CK is %L1, the data output terminal Q1 of the latch circuit 21 is connected to Q. AND circuit 31°32.33
The number of three terminals is the data output terminal Ql of the latch circuit when there are two AND circuits.
Ｑ２とも１■のときスイッチからスパイクが発生する恐
れがあるためである。This is because there is a possibility that a spike may occur from the switch when both Q2 are 1■.
第３図は各回路入出力部のタイミング改形図である。図
においてＳＷはラッチ回路２１．２２のデータ出力端子
Ｑｌ、Ｑ２のどちらかがデータ出力端子Ｑにつながって
いることを示している。FIG. 3 is a timing modification diagram of each circuit input/output section. In the figure, SW indicates that either the data output terminal Ql or Q2 of the latch circuit 21 or 22 is connected to the data output terminal Q.
Ｔｌ−Ｔ４はクロックＣＫの半周期毎の時間を示してい
る。時間ＴＩではクロックＣＫが１Ｌｌのときデータ出
力端子Ｑにはラッテ回路２１のデータ出力端子Ｑｌが接
続てれている。クロックＣＫが立上がるとラッチ回路２
２はＤＡＴＡの値ＤＡＴＡＩをラッチし、スイッチ回路
はラッチ回路のデータ出力端子Ｑ２をデータ出力端子Ｑ
に接続する。そしてラッチ回路２１はスルーとなり、デ
ータ出力端子ＱｌはＩ）ＡＴＡＩとなる。したがってク
ロックＣＫが−Ｈ１の間はデータ出力端子ＱはＤＡＴＡ
Ｉを保持する。Tl-T4 indicates the time for each half cycle of the clock CK. At time TI, when the clock CK is 1Ll, the data output terminal Q of the latte circuit 21 is connected to the data output terminal Q. When clock CK rises, latch circuit 2
2 latches the DATA value DATAI, and the switch circuit connects the data output terminal Q2 of the latch circuit to the data output terminal Q.
Connect to. Then, the latch circuit 21 becomes through, and the data output terminal Ql becomes I)ATAI. Therefore, while the clock CK is -H1, the data output terminal Q is DATA.
Hold I.
次にクロックＴ２の間にＤＡＴＡがＤＡＴＡＩからＤＡ
ＴＡ２に変化するとラッチ回路２１のデータ出力端子Ｑ
１はＤＡＴＡ２になる。そしてクロックＣＫが立下がる
とラッチ回路２１はＤＡＴＡ’にラッチし、ラッチ回路
２２のデータ出力端子Ｑ２はＤＡＴＡ２になシ、スイッ
チ回路はラッチ回路２１のデータ出力端子Ｑｌに、切替
わる。ここでラッチ回路２２のデータ出力端子Ｑ２が変
化するときとスイッチ回路が切替わる時のタイミングは
必ずしも明らかではないが、スイッチ回路が切替わる前
のラッチ回路２１のデータ出力端子Ｑ１は一般に変化し
ない、ラッチ回路２２のデータ出力端子Ｑ２はＣＫの立
下が９でＱｌと同じになるなどの理由によシスパイクは
発生しない。これはクロックＣＫの立上夛のときも同じ
ような理由により同様である。嘔らに時間Ｔ３の間は、
データ出力端子Ｑはランチ回路２１のデータ出力端子Ｑ
１に接続され、ＤＡＴＡ２を保持する。Next, during clock T2, DATA changes from DATAI to DA.
When it changes to TA2, the data output terminal Q of the latch circuit 21
1 becomes DATA2. When the clock CK falls, the latch circuit 21 latches DATA', the data output terminal Q2 of the latch circuit 22 is switched to DATA2, and the switch circuit is switched to the data output terminal Ql of the latch circuit 21. Here, the timing when the data output terminal Q2 of the latch circuit 22 changes and when the switch circuit changes is not necessarily clear, but the data output terminal Q1 of the latch circuit 21 before the switch circuit changes generally does not change. A spike does not occur at the data output terminal Q2 of the latch circuit 22 because the falling edge of CK is 9, which is the same as Ql. This also applies when the clock CK rises for the same reason. During time T3,
The data output terminal Q is the data output terminal Q of the launch circuit 21.
1 and holds DATA2.
以上の動作の繰返しにより第２図の回路はクロックＣＫ
の立上りと立下がりでＤＡＴＡｔ−取込みそのデータを
Ｑに出力する。By repeating the above operations, the circuit in Fig. 2 receives the clock CK.
At the rising and falling edges of , DATAt- is taken in and the data is output to Q.
第２図におけるラッチ回路にｓｅｔ、ｒｅｓｅｔをもつ
ラッチ回路を用いれば、Ｓｅｔ、Ｒｅ５ｅｔ端子を持つ
クリップフロップ回路を作ることができる。If a latch circuit having set and reset is used as the latch circuit shown in FIG. 2, a clip-flop circuit having Set and Re5et terminals can be created.
第４図はその場合の回路例を示す図である。FIG. 4 is a diagram showing an example of a circuit in that case.
Ｓｅｔ、Ｒｅ５ｅｔ端子を有することを除けば動作は第
２図と全く同様である。The operation is exactly the same as that shown in FIG. 2 except that it has Set and Re5et terminals.
第６図は本発明によるフリップフロップ回路を分周回路
に用いた場合と、通常の７リツプ７０ツブを用いた場合
の分周回路とを示す実験回路である。５１が一般的なり
リップ７０ツブを用いた３分周回路、Ｓ２が本発明によ
るフリップフロップを用いて５１と同様な回路構成をも
たせた回路でクロックＣＬＫのデユーティが５０％の場
合は１．５分周回路となる。分周回路５２中の６１．６
２は本発明によるフリップフロップ回路、分周回路Ｓｌ
中の７１．７２は一般的４クリップフロップ回路、７３
〜７６はラッチ回路である。フリップフロップ回路６１
．６２はクロックの反転回路１１．７Ｂを共有している
。FIG. 6 is an experimental circuit showing a frequency dividing circuit in which a flip-flop circuit according to the present invention is used as a frequency dividing circuit and a frequency dividing circuit in which a normal 7-lip 70-tube circuit is used. 51 is a general divide-by-3 circuit using a 70-rip circuit, S2 is a circuit similar to 51 using a flip-flop according to the present invention, and when the duty of the clock CLK is 50%, it is 1.5. It becomes a frequency dividing circuit. 61.6 in frequency divider circuit 52
2 is a flip-flop circuit and frequency divider circuit Sl according to the present invention.
71.72 is a general 4 clip-flop circuit, 73
76 are latch circuits. flip-flop circuit 61
．． 62 shares the clock inversion circuit 11.7B.
第６図は第５図の回路におけるクロックＣＬＫに対する
０ＵＴＩ 、０ＵＴ２の出力を示しである。FIG. 6 shows the outputs of 0UTI and 0UT2 with respect to the clock CLK in the circuit of FIG.
ナオ、０ＵＴＩ 、０ＵＴ２の位相ハ必ずＩ、４８６図
と同じではない。第５図の回路を４０００シリーズのＣ
ＭＯ３で組んだ実験回路では分周回路５１がほぼ４ＭＨ
ｚまで動作したのに対し、分周回路Ｓ２ばほぼ２ＭＨｚ
まで動作した。したがって、一般のフリップフロップ回
路に対して約半分の動作速度となったが入力データのサ
ンプル速度ではほぼ同一となる。The phases of Nao, 0UTI, and 0UT2 are not necessarily the same as those in Figure I and 486. The circuit shown in Figure 5 is a 4000 series C
In the experimental circuit built with MO3, the frequency divider circuit 51 is approximately 4MH
While the frequency divider circuit S2 operated up to 2MHz
It worked until. Therefore, although the operating speed is about half that of a general flip-flop circuit, the sampling speed of input data is almost the same.
（発明の効果）
以上、詳しく説明したように本発明によるフリップフロ
ップ回路は、従来の回路と比較して高速クロックを必要
としない、処理速度が高速クロックの影響をうけず部品
の動作速度によるので十分高速である、ＣＭ ＯＳの場
合は低消費電流となる、回路が簡単であるという槙々の
利点を有する。また、ＡＮＤ、ＯＲ，一般的なフリップ
フロップと同様に回路部品として利用できるため大規模
なロジック回路の設計の自由度が増すという効果がるる
。(Effects of the Invention) As described above in detail, the flip-flop circuit according to the present invention does not require a high-speed clock compared to conventional circuits, and the processing speed is not affected by the high-speed clock but depends on the operating speed of the components. It has many advantages such as being sufficiently fast, having low current consumption in the case of CMOS, and having a simple circuit. Furthermore, since it can be used as a circuit component in the same way as AND, OR, and general flip-flops, it has the effect of increasing the degree of freedom in designing large-scale logic circuits.
第１図は本発明によるフリップフロップのブロック図、
第２図は本発明によるフリップフロップ回路の実施例を
示す回路図、第３図は第２図の動作を説明するためのタ
イミングチャート、第４図はＳｅｔ、Ｒｅ５ｅｔ入力を
持ったノリツブフロップ回路の回路図、第５図は本発明
によるフリップフロツプ用の実験回路図、第６図は第５
図の動作を説明するためのタイミングチャート、第７図
は従来のフリップフロッグ回路の回路図である。
１．２１・・ラッチ回路
３・９・・・スイッチ回路
５．６．７・・−一般的なフリップ２０ツブ８−−−−
＠ＥＸ−ＯＲ回路
１１．１２・・・インバータ回路
２１．２２・・φラッチ回路
３１〜３３・・・ＡＮＤ回路
３４・・・φＯＲ回路
３５１１ ＠ ＠ １１インバ一タ回路ＳＷ命Φ・第２
図Ｑにつながっている信号名５１・・争３分周回路
５２・・−１，５分周回路
６１．６２・−ｅ本発明によるクリップフロップ回路
７１．７２Φ・・一般的なりリップフロップ７３〜７６
・・Ｑランチ回路
２５図
１６図
ＬＩＴ ２FIG. 1 is a block diagram of a flip-flop according to the present invention;
FIG. 2 is a circuit diagram showing an embodiment of a flip-flop circuit according to the present invention, FIG. 3 is a timing chart for explaining the operation of FIG. 2, and FIG. 4 is a Noritsu flop circuit with Set and Re5et inputs. 5 is an experimental circuit diagram for a flip-flop according to the present invention, and FIG.
A timing chart for explaining the operation shown in FIG. 7 is a circuit diagram of a conventional flip-flop circuit. 1.21... Latch circuit 3, 9... Switch circuit 5.6.7... - General flip 20 knob 8 ----
@EX-OR circuit 11.12...Inverter circuit 21.22...φ latch circuit 31-33...AND circuit 34...φOR circuit 3511 @ @ 11 Inverter circuit SW order Φ・2nd
Names of signals connected to figure Q 51...3 frequency divider circuit 52...-1,5 frequency divider circuit 61.62...-e Clip-flop circuit according to the present invention 71.72Φ...General flip-flop 73~ 76
...Q launch circuit 25 Figure 16 Figure LIT 2
Claims (1)
タ出力用端子を有し、内部に、クロック入力用端子信号
によつてデータ入力用端子信号を交互にラッチする２個
の、ラッチ回路と、この２個のラッチ回路のデータ出力
を切替えてデータ出力用端子へ持続するスイッチ回路と
を有し、前記ラッチ回路の一方はクロック入力用端子信
号の立上りにより、他方は立下りによりデータ入力用端
子信号のラッチをそれぞれ行い、前記スイッチ回路はラ
ッチ動作を行つているラッチ回路のデータ出力をデータ
出力用端子へ出力することにより外部のクロック入力用
端子から入力される信号の立上りと立下がりのいずれで
も外部のデータ入力用端子信号を取り込み外部のデータ
出力用端子に出力することを特徴とするフリップフロッ
プ回路。Two latch circuits having an external data input terminal, a clock input terminal, and a data output terminal, and internally latching the data input terminal signal alternately using the clock input terminal signal; It has a switch circuit that switches the data output of these two latch circuits and maintains it to the data output terminal, one of the latch circuits is connected to the data input terminal by the rising edge of the clock input terminal signal, and the other is connected to the data input terminal by the falling edge of the clock input terminal signal. Each signal is latched, and the switch circuit outputs the data output of the latch circuit performing the latching operation to the data output terminal, thereby controlling whether the signal input from the external clock input terminal rises or falls. However, a flip-flop circuit is characterized in that it takes in an external data input terminal signal and outputs it to an external data output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103584A JPS62260418A (en) | 1986-05-06 | 1986-05-06 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103584A JPS62260418A (en) | 1986-05-06 | 1986-05-06 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260418A true JPS62260418A (en) | 1987-11-12 |
| JPH0429248B2 JPH0429248B2 (en) | 1992-05-18 |
Family
ID=14357825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61103584A Granted JPS62260418A (en) | 1986-05-06 | 1986-05-06 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62260418A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105222U (en) * | 1988-01-07 | 1989-07-14 | ||
| US4873456A (en) * | 1988-06-06 | 1989-10-10 | Tektronix, Inc. | High speed state machine |
| US5886553A (en) * | 1996-05-22 | 1999-03-23 | Nec Corporation | Semiconductor device having a latch circuit for latching data externally input |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062234A (en) * | 1983-09-14 | 1985-04-10 | Oki Electric Ind Co Ltd | Tri-state input circuit |
| JPS60142732A (en) * | 1983-12-29 | 1985-07-27 | Matsushita Electric Ind Co Ltd | Shift register circuit |
-
1986
- 1986-05-06 JP JP61103584A patent/JPS62260418A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062234A (en) * | 1983-09-14 | 1985-04-10 | Oki Electric Ind Co Ltd | Tri-state input circuit |
| JPS60142732A (en) * | 1983-12-29 | 1985-07-27 | Matsushita Electric Ind Co Ltd | Shift register circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105222U (en) * | 1988-01-07 | 1989-07-14 | ||
| US4873456A (en) * | 1988-06-06 | 1989-10-10 | Tektronix, Inc. | High speed state machine |
| US5886553A (en) * | 1996-05-22 | 1999-03-23 | Nec Corporation | Semiconductor device having a latch circuit for latching data externally input |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0429248B2 (en) | 1992-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10285000A (en) | Clock synchronization type flip-flop circuit | |
| JP2002344308A (en) | Odd number frequency divider and 90 degree phaser shifter using the same | |
| US6389095B1 (en) | Divide-by-three circuit | |
| JPS62245814A (en) | Pulse circuit | |
| JPH0795013A (en) | Edge trigger type flip-flop | |
| JPS62260418A (en) | Flip-flop circuit | |
| JPH02137886A (en) | Shift register | |
| JP4468564B2 (en) | Pulse width modulation circuit | |
| JPH03233492A (en) | Driving circuit | |
| JP2923175B2 (en) | Clock generation circuit | |
| JP2984429B2 (en) | Semiconductor integrated circuit | |
| JPH06188695A (en) | Information latch circuit | |
| JP2932813B2 (en) | Output latch circuit | |
| JPH06311025A (en) | Up-down counter circuit | |
| JP2000163155A (en) | Data processing circuit | |
| JP2903548B2 (en) | Logic circuit diagnostic system | |
| JPH11219226A (en) | Clock input circuit | |
| JPH05313783A (en) | Synchronizing circuit | |
| JP2606665Y2 (en) | Electronic circuit | |
| JPH04186913A (en) | Edge detecting circuit | |
| JPH09197015A (en) | Large-scale circuit testing system | |
| JPH0341823A (en) | Frequency divider | |
| KR980006918A (en) | 50% Duty Cycle Data Generator (50% Duty Cycle Data Generator) | |
| JP2000022507A (en) | Clock signal switching device | |
| JPH10163821A (en) | Initialization circuit |