JPS6062234A - 三状態入力回路 - Google Patents
三状態入力回路Info
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- JPS6062234A JPS6062234A JP58168269A JP16826983A JPS6062234A JP S6062234 A JPS6062234 A JP S6062234A JP 58168269 A JP58168269 A JP 58168269A JP 16826983 A JP16826983 A JP 16826983A JP S6062234 A JPS6062234 A JP S6062234A
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- circuit
- input terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
この発明は三状態入力回路、特に、MO8)ランソスタ
で構成され、かつ低消費室ブハ低電圧で動作する三状態
入力回路に関するものである。
で構成され、かつ低消費室ブハ低電圧で動作する三状態
入力回路に関するものである。
(従来技術)
三状態入力回路は、信号入力端子にL″または゛HHレ
ベル信号が入力された状態又は信号入力端子の開放状態
を判定して、2ビットバイナリ信号として出力するもの
である。この型の信号入力回路は、ディジタル集積回路
の端子数を削減可能にするために極めて有効である。
ベル信号が入力された状態又は信号入力端子の開放状態
を判定して、2ビットバイナリ信号として出力するもの
である。この型の信号入力回路は、ディジタル集積回路
の端子数を削減可能にするために極めて有効である。
従来のC−MO8構造の三状態入力回路を第1図に示す
。この図において、信号入力端子1は抵抗10.11の
各一端に接続されているとともに、NチャンネルMO8
FET 2およびPチャンネルMO8FET 3のP−
)にも接続されている。抵抗10の他端は、第1固定電
源電位入力端子6に接続されている。この第1固定電源
電位入力端子6にはPチャンネルMO8FET 3のソ
ースと抵抗4の一端も接続されている。抵抗4の他端は
NチャンネルMO8FET 2のドレインに接続され、
そのドレインは第2信号出力端子9に接続されている。
。この図において、信号入力端子1は抵抗10.11の
各一端に接続されているとともに、NチャンネルMO8
FET 2およびPチャンネルMO8FET 3のP−
)にも接続されている。抵抗10の他端は、第1固定電
源電位入力端子6に接続されている。この第1固定電源
電位入力端子6にはPチャンネルMO8FET 3のソ
ースと抵抗4の一端も接続されている。抵抗4の他端は
NチャンネルMO8FET 2のドレインに接続され、
そのドレインは第2信号出力端子9に接続されている。
PチャンネルMO8FET 3のドレインは、第1信号
出力端子8に接続されるとともに、抵抗5の一端に接続
されている。そして、抵抗5の他端とNチャンネルMO
8FET 2のソースおよび抵抗11の他端は、第2固
定電源電位入力端子7に接続されている。
出力端子8に接続されるとともに、抵抗5の一端に接続
されている。そして、抵抗5の他端とNチャンネルMO
8FET 2のソースおよび抵抗11の他端は、第2固
定電源電位入力端子7に接続されている。
第2図(a)は、NチャンネルMO8FET 2の電源
電位12(たとえば5V)及びグランド電位13(たと
えば0■)に対するスレッショルド電位14(たとえば
IV)を示すものである。つまり、NチャンネルMO8
FET 2は、スレッショルド電位14以上、電源電位
12以下の斜線で示す電位がf−)に入力された時、ソ
ース・ドレインが導通し、スレッショルド電位14以下
、グランド電位13以上の電位がf−)に入力された時
、ソース・ドレイン間が開放状態となる。
電位12(たとえば5V)及びグランド電位13(たと
えば0■)に対するスレッショルド電位14(たとえば
IV)を示すものである。つまり、NチャンネルMO8
FET 2は、スレッショルド電位14以上、電源電位
12以下の斜線で示す電位がf−)に入力された時、ソ
ース・ドレインが導通し、スレッショルド電位14以下
、グランド電位13以上の電位がf−)に入力された時
、ソース・ドレイン間が開放状態となる。
第2図伽)は、PチャンネルMO8FET 3の電源電
位12(たとえば5V)およびグランド電位13(たと
えばOV)に対するスレッショルド電位15(たとえば
4V)を示すものである。PチャンネルMO8FET
3 U、スレッショルド電位15以下、グランド電位1
3以上の斜線で示す電位がダートに入力された時、ソー
スQドレイン間が導通し、スレッショルド電位15以上
、電源電位12以下の電位がf−)に入力された時、ソ
ース・ドレイン間が開放する。
位12(たとえば5V)およびグランド電位13(たと
えばOV)に対するスレッショルド電位15(たとえば
4V)を示すものである。PチャンネルMO8FET
3 U、スレッショルド電位15以下、グランド電位1
3以上の斜線で示す電位がダートに入力された時、ソー
スQドレイン間が導通し、スレッショルド電位15以上
、電源電位12以下の電位がf−)に入力された時、ソ
ース・ドレイン間が開放する。
以下、第2図に示す特性を有するNチャンネルMO8F
ET 2及びPチャンネノ、7M08FET3を使用し
た従来の三状態入力回路の動作説明を行う。
ET 2及びPチャンネノ、7M08FET3を使用し
た従来の三状態入力回路の動作説明を行う。
今、第1固定電源電位入力端子6へ+5V、第2固定電
源電位入力端子7にOvを加え、信号入力端子1へ”L
″レベルOv)を加えたとすると、NチャンネルMO8
FET 2及びPチャンネルMO8FET 3のダート
がOvとなるため、第2図の特性から明らかなように、
NチャンネルMO8FET 2はソース・ドレイン間が
開放し、PチャンネルMO8FET 3はソースφドレ
イン間が導通する。
源電位入力端子7にOvを加え、信号入力端子1へ”L
″レベルOv)を加えたとすると、NチャンネルMO8
FET 2及びPチャンネルMO8FET 3のダート
がOvとなるため、第2図の特性から明らかなように、
NチャンネルMO8FET 2はソース・ドレイン間が
開放し、PチャンネルMO8FET 3はソースφドレ
イン間が導通する。
よって、NチャンネルMO8FET 2のドレインは“
H”レベルとなり、PチャンネルMO8FET 3のド
レインも“H#レベルが生じ、これらのレベルが各々出
力端子9及び8より出力される。
H”レベルとなり、PチャンネルMO8FET 3のド
レインも“H#レベルが生じ、これらのレベルが各々出
力端子9及び8より出力される。
次に、信号入力端子1をオープン状態にすると、信号入
力端子1には、抵抗10及び11からガる分圧回路によ
υ分圧された電圧が発生する。いま。
力端子1には、抵抗10及び11からガる分圧回路によ
υ分圧された電圧が発生する。いま。
抵抗10及び11の抵抗値が同程度(たとえば10にΩ
〜100にΩ程度)であるならば、分圧電圧として約2
.5Vが得られる。そして、この2.5■が前記Nチャ
ンネルMO8FET 2及びPチャンネルMO3FET
3 (D r−)へ入力される。2.5Vがダートに
入力された場合、第2図から明らかなように、Pチャン
ネルMO8FET 3およびNチャンネルMO8FET
2のソース・ドレインは共に導通する。よって、Nチ
ャンネルMO8FET 2のドレインには”L”レベル
が生じ、PチャンネルMO8FET3のドレインには″
′H2レベルが生じ、各々のレベルは第2および第1信
号出力端子9,8よシ出力される。
〜100にΩ程度)であるならば、分圧電圧として約2
.5Vが得られる。そして、この2.5■が前記Nチャ
ンネルMO8FET 2及びPチャンネルMO3FET
3 (D r−)へ入力される。2.5Vがダートに
入力された場合、第2図から明らかなように、Pチャン
ネルMO8FET 3およびNチャンネルMO8FET
2のソース・ドレインは共に導通する。よって、Nチ
ャンネルMO8FET 2のドレインには”L”レベル
が生じ、PチャンネルMO8FET3のドレインには″
′H2レベルが生じ、各々のレベルは第2および第1信
号出力端子9,8よシ出力される。
次に、信号入力端子1に“H”レベル(5v)を入力す
ると、NチャンネルMO8FET 2およびPチキンネ
ルMO3FET 3の各々のダートに“H″レベル伝達
されるため、第2図の特性によシ、NチャンネルMO8
FET 2のソース・ドレインは導通し、Pチャンネル
MO8FET 3のソース・ドレインは開放となる。よ
って、NチャンネルMO8FET 2のドレインは第2
固定電源電位と導通して′L”レベルとなシ、Pチャン
ネルMO8FET 3のドレイン側も抵抗5を通して第
2固定電源電位と接続されているため、やはシ“L#レ
ベルとなシ、各々のレベルは第2及び第1信号出力端子
9.8よシ出力される。
ると、NチャンネルMO8FET 2およびPチキンネ
ルMO3FET 3の各々のダートに“H″レベル伝達
されるため、第2図の特性によシ、NチャンネルMO8
FET 2のソース・ドレインは導通し、Pチャンネル
MO8FET 3のソース・ドレインは開放となる。よ
って、NチャンネルMO8FET 2のドレインは第2
固定電源電位と導通して′L”レベルとなシ、Pチャン
ネルMO8FET 3のドレイン側も抵抗5を通して第
2固定電源電位と接続されているため、やはシ“L#レ
ベルとなシ、各々のレベルは第2及び第1信号出力端子
9.8よシ出力される。
以上の関係をまとめると第1表のようになる。
この表より明らかなように、信号入力端子1へ入力され
る“H″、オープン、”L”レベルは2ビットバイナリ
信号にデコードされて出力される。
る“H″、オープン、”L”レベルは2ビットバイナリ
信号にデコードされて出力される。
しかし、上記従来の三状態入力回路には次のような欠点
があった。
があった。
(1)信号入力端子1のいかなる状態においても常に電
流が流れ、低消費電力を必要とする回路装置内では使用
困難であった。たとえば、第1固定電源電位入力端子6
が6〜16Vで数100μ八程度の電流が流れる。
流が流れ、低消費電力を必要とする回路装置内では使用
困難であった。たとえば、第1固定電源電位入力端子6
が6〜16Vで数100μ八程度の電流が流れる。
(2)分圧回路を構成する抵抗10.11は、部品点数
を削減するため半導体基板表面に拡散して形成されるが
、実際には、抵抗10 ’+ 11は、各々設計値を中
心として同方向に変動しない。したがって、分圧された
電圧が変動するため、PチャンネルMO8FET 3及
びNチャンネルMO8FET 2のソース・ドレイン間
を共に導通させるバイアス電位が得にくい。
を削減するため半導体基板表面に拡散して形成されるが
、実際には、抵抗10 ’+ 11は、各々設計値を中
心として同方向に変動しない。したがって、分圧された
電圧が変動するため、PチャンネルMO8FET 3及
びNチャンネルMO8FET 2のソース・ドレイン間
を共に導通させるバイアス電位が得にくい。
(3)P及びNチャンネルMO8FET 3 、2のス
レッショルド電位(VT)は製造工程上の条件により変
動するため、正確に設計値に一致させることが困難であ
る。実際に、PチャンネルMO8FET 3のvTはグ
ランド電位を基準にして減少傾向にあシ、Nチャンネル
MO8FET 2のvTは電源電位を基準にして減少傾
向にある。したがって、信号入力端子1がオープン状態
であることを判定する動作範囲が狭くなるため、誤動作
の原因となる。特に、従来回路では、実用上、5V以下
の電源電圧で動作させることは困難であった。
レッショルド電位(VT)は製造工程上の条件により変
動するため、正確に設計値に一致させることが困難であ
る。実際に、PチャンネルMO8FET 3のvTはグ
ランド電位を基準にして減少傾向にあシ、Nチャンネル
MO8FET 2のvTは電源電位を基準にして減少傾
向にある。したがって、信号入力端子1がオープン状態
であることを判定する動作範囲が狭くなるため、誤動作
の原因となる。特に、従来回路では、実用上、5V以下
の電源電圧で動作させることは困難であった。
(発明の目的)
この発明は前記の欠点を除去するために考えられたもの
であり、低消費電力化が行え、かつ製造工程中に生じる
MO8FETのスレッショルド電圧vTの変動による誤
動作を防止し得、さらに5V以下の低電源電位でも安定
に動作する三状態入力回路を提供することを目的とする
。
であり、低消費電力化が行え、かつ製造工程中に生じる
MO8FETのスレッショルド電圧vTの変動による誤
動作を防止し得、さらに5V以下の低電源電位でも安定
に動作する三状態入力回路を提供することを目的とする
。
(発明の概要)
すなわち、この発明の三状態入力回路線、タイミング信
号により順次周期的に入力状態を判定し、その結果を記
憶手段に保持した後、2ビットバイナリ信号として出力
することを特徴とする。
号により順次周期的に入力状態を判定し、その結果を記
憶手段に保持した後、2ビットバイナリ信号として出力
することを特徴とする。
(実施例)
以下、この発明の一実施例を図面を参照して説明する。
第3図はこの発明の一実施例であシ、信号入力端子16
は、入力信号をディジタル信号に判定するC −MOS
バッファ回路(以下、単に)々ソファという)17全通
して第1のデータフリップフロップ回路(以下D−FF
と略す)21と第2のデータフリップフロップ回路(以
下D−FFと略す)22のデータ入力端に接続される。
は、入力信号をディジタル信号に判定するC −MOS
バッファ回路(以下、単に)々ソファという)17全通
して第1のデータフリップフロップ回路(以下D−FF
と略す)21と第2のデータフリップフロップ回路(以
下D−FFと略す)22のデータ入力端に接続される。
又、信号入力端子16は、PチャンネルMO3FET
(以下P−MO8と略す)18とNチャンネルMO8F
ET (以下N−MO8と略す)19によυ構成された
C −MOSインバータ回路25の出力に接続されてい
る。
(以下P−MO8と略す)18とNチャンネルMO8F
ET (以下N−MO8と略す)19によυ構成された
C −MOSインバータ回路25の出力に接続されてい
る。
P−MO818ノア −、’、1jVDD (Tht源
電位)に、ドレインは、N−MO819のドレインとと
もにC−MOSインバータ回路25の出力となり、N−
MOSi2のソースはGND (低電源電位)に接続さ
れ、P−MO818とN−MOSi2のダートは共に第
1制御信号入力端子20に接続されている。又、第1お
よび第2記憶手段としての前記D−FF21゜22のク
ロック入力端子は共に第2制御信号入力端子26に、又
、D−FF 21 、22のQ出力端は、各々、第1信
号出力端子(第1信号出力部)23と第2信号出力端子
(第2信号出力部)24に接続されている。
電位)に、ドレインは、N−MO819のドレインとと
もにC−MOSインバータ回路25の出力となり、N−
MOSi2のソースはGND (低電源電位)に接続さ
れ、P−MO818とN−MOSi2のダートは共に第
1制御信号入力端子20に接続されている。又、第1お
よび第2記憶手段としての前記D−FF21゜22のク
ロック入力端子は共に第2制御信号入力端子26に、又
、D−FF 21 、22のQ出力端は、各々、第1信
号出力端子(第1信号出力部)23と第2信号出力端子
(第2信号出力部)24に接続されている。
第4図(a)および(b)は、第3図の第1制御信号入
力端子20と第2制御信号入力端子26に入力するタイ
ミング信号(第1および第2タイミング信号)を示す。
力端子20と第2制御信号入力端子26に入力するタイ
ミング信号(第1および第2タイミング信号)を示す。
以下、第4図の信号波形図を参照して第3図の三状態入
力回路の動作について説明する。
力回路の動作について説明する。
今、VDD (高電源電位)に+5V、GND(低電源
電位)にOvを加え、信号入力端子16に“L”レベル
(Ov)を加えたとする。この状態の時に第1.第2制
御信号入力端子20.26に第4図(ai 、 (b)
のタイミング信号を入力すれば、次のように動作する。
電位)にOvを加え、信号入力端子16に“L”レベル
(Ov)を加えたとする。この状態の時に第1.第2制
御信号入力端子20.26に第4図(ai 、 (b)
のタイミング信号を入力すれば、次のように動作する。
まず、第4図(a)の01区間では、第1制御信号入力
端子20にW″L″L″レベルされているため、C−M
OSインバータ回路25は、P−MO818のソース舎
ドレインが導通し、N−MO819のソース・ドレイン
間は開放している。よって、C−MOSインバータ回路
25の出力すなわち信号入力端子16に”H”レベル(
VDDt位)が出力されようとする。しかし、P−MO
818のソースQドレイン間の抵抗値が高く(数1OK
Ω〜数100にΩ)、信号入力端子16に入力されてい
るL”レベル(0■)のインピーダンスが低い(数にΩ
)場合には、P−MO818のソース・ドレイン間で電
圧降下を起こし、信号入力端子16は”L″レベル0■
)に保たれる。
端子20にW″L″L″レベルされているため、C−M
OSインバータ回路25は、P−MO818のソース舎
ドレインが導通し、N−MO819のソース・ドレイン
間は開放している。よって、C−MOSインバータ回路
25の出力すなわち信号入力端子16に”H”レベル(
VDDt位)が出力されようとする。しかし、P−MO
818のソースQドレイン間の抵抗値が高く(数1OK
Ω〜数100にΩ)、信号入力端子16に入力されてい
るL”レベル(0■)のインピーダンスが低い(数にΩ
)場合には、P−MO818のソース・ドレイン間で電
圧降下を起こし、信号入力端子16は”L″レベル0■
)に保たれる。
この信号入力端子16の″L″レベルは、バッファ17
f:通してD−FF 21 、22のデータ入力端に伝
達されている。そして、第1制御信号入力端子20の”
L ”レベルが”H”レベルになる直前に第2制御信
号入力端子26がL”レベルから″H#レベルに立ち上
がるとすれば、この前縁で、D−FF21は、データ入
力端に入力されているデータ信号を読み込んでQ出力端
よ多出力するため、第1信号出力端子23はIL”レベ
ルになる。
f:通してD−FF 21 、22のデータ入力端に伝
達されている。そして、第1制御信号入力端子20の”
L ”レベルが”H”レベルになる直前に第2制御信
号入力端子26がL”レベルから″H#レベルに立ち上
がるとすれば、この前縁で、D−FF21は、データ入
力端に入力されているデータ信号を読み込んでQ出力端
よ多出力するため、第1信号出力端子23はIL”レベ
ルになる。
次に、第1制御信号入力端子20に″H#レベルが入力
される第4図の02区間では、C−MOSインバータ回
路25は、P−MO818のソース榔ドレイン間が開放
し、N−MOSi2のソース・ドレイン間は導通する。
される第4図の02区間では、C−MOSインバータ回
路25は、P−MO818のソース榔ドレイン間が開放
し、N−MOSi2のソース・ドレイン間は導通する。
このため、C−MOSインバータ回路25の出力すなわ
ち信号入力端子16に゛L″レベル(GND電位)が出
力される。この時、信号入力端子16には″L#レベル
(Ov)が入力されている。このため、信号入力端子1
6は、全く電流が流れることなく ”L”レベルを保つ
ことになる。
ち信号入力端子16に゛L″レベル(GND電位)が出
力される。この時、信号入力端子16には″L#レベル
(Ov)が入力されている。このため、信号入力端子1
6は、全く電流が流れることなく ”L”レベルを保つ
ことになる。
この信号入力端子16のI、 nレベルは、バッファ1
7を通してD−FF 21 、22のデータ入力端に伝
達されている。そして、第1制御信号入力端子20の″
′H#レベルが“L”レベルに変わる直前で第2制御信
号入力端子26が″H#レベルから’L・レベルに立ち
下がるとすれば、この後縁で、D−FF22は、データ
入力端に入力されているデータ信号を読み込んでQ出力
端よ多出力するため、第2信号出力端子24は“L″レ
ベルなる。
7を通してD−FF 21 、22のデータ入力端に伝
達されている。そして、第1制御信号入力端子20の″
′H#レベルが“L”レベルに変わる直前で第2制御信
号入力端子26が″H#レベルから’L・レベルに立ち
下がるとすれば、この後縁で、D−FF22は、データ
入力端に入力されているデータ信号を読み込んでQ出力
端よ多出力するため、第2信号出力端子24は“L″レ
ベルなる。
次に、信号入力端子16をオープンにした状態で、第1
および第2制御信号入力端子20 、26に第4図(a
) 、 (b) ’lxるタイミング信号を入力すれば
以下のように動作する。
および第2制御信号入力端子20 、26に第4図(a
) 、 (b) ’lxるタイミング信号を入力すれば
以下のように動作する。
まず、第4図(a)のC1区間では、第1制御信号入力
端子20に″L″レベルが入力されているため、C−M
OSインバータ回路25は、P−MO818のソース−
ドレインが導通し、N−MO819のソース−ドレイン
間は開放している。よって、’C−MOSインバータ回
路25の出力すなわち信号入力端子16にH”レベル(
VDD電位)が出力される(この状態では電流が全く流
れない)。
端子20に″L″レベルが入力されているため、C−M
OSインバータ回路25は、P−MO818のソース−
ドレインが導通し、N−MO819のソース−ドレイン
間は開放している。よって、’C−MOSインバータ回
路25の出力すなわち信号入力端子16にH”レベル(
VDD電位)が出力される(この状態では電流が全く流
れない)。
この信号入力端子16のH”レベルは、ノクツファ17
を通してD−FF 21 、22のデータ入力端に伝達
されている。そして、第1制御信号入力端子20の゛L
″レベルが”H″レベル変わる直前に第2制御信号入力
端子26の“L”レベルが“H″レベル立ち上がるため
、この前縁で、D−FF21は、データ入力端に入力さ
れているデータ信号を読み込んで出力するため、第1信
号出力端子23は″H″レベルとなる。
を通してD−FF 21 、22のデータ入力端に伝達
されている。そして、第1制御信号入力端子20の゛L
″レベルが”H″レベル変わる直前に第2制御信号入力
端子26の“L”レベルが“H″レベル立ち上がるため
、この前縁で、D−FF21は、データ入力端に入力さ
れているデータ信号を読み込んで出力するため、第1信
号出力端子23は″H″レベルとなる。
次に、第1制御信号入力端子20に1H#レベルが入力
される第4図の02区間では、C−MOSインバータ回
路25は、D−MO818のソースΦドレイン間が開放
し、N−MOSi2のソース・ドレイン間が導通する。
される第4図の02区間では、C−MOSインバータ回
路25は、D−MO818のソースΦドレイン間が開放
し、N−MOSi2のソース・ドレイン間が導通する。
このため、C−MOSインバータ回路25の出力すなわ
ち信号入力端子16は、“L#レベル(GND電位)と
なる(この状態でも電流は全く流れない)。
ち信号入力端子16は、“L#レベル(GND電位)と
なる(この状態でも電流は全く流れない)。
信号入力端子16の”L”レベルは、バッファ17を通
してD−FF21,22のデータ入力端に伝達される。
してD−FF21,22のデータ入力端に伝達される。
そして、第1制御信号入力端子20の“H”レベルが″
′L#レベルに変わる直前で第2制御信号入力端子26
が1H”レベルから“L″レベル立ち下がるとすれば、
この後縁で、D−FF 22は、データ入力端に入力さ
れているデータ信号を読み込んで出力するため、第2信
号出力端子24は1L”レベルとなる。
′L#レベルに変わる直前で第2制御信号入力端子26
が1H”レベルから“L″レベル立ち下がるとすれば、
この後縁で、D−FF 22は、データ入力端に入力さ
れているデータ信号を読み込んで出力するため、第2信
号出力端子24は1L”レベルとなる。
最後に、信号入力端子16に″″H#H#レベルし、第
1および第2制御信号入力端子20 、26に第4図(
a)、ω)なるタイミング信号を入力すれば以下のよう
に動作する。
1および第2制御信号入力端子20 、26に第4図(
a)、ω)なるタイミング信号を入力すれば以下のよう
に動作する。
まず、第4図(a)の01区間では、第1制御信号入力
端子20に″′L″レベルが入力されているため、C−
MOSインバータ回路25は、P−MO818のソース
・ドレイン間が導通し、N−MOSi2のソース・ドレ
イン間が開放となる。このため、C−MOSインバータ
回路25の出力すなわち信号入力端子16に′H”レベ
ル(VDD電位)が出力される。
端子20に″′L″レベルが入力されているため、C−
MOSインバータ回路25は、P−MO818のソース
・ドレイン間が導通し、N−MOSi2のソース・ドレ
イン間が開放となる。このため、C−MOSインバータ
回路25の出力すなわち信号入力端子16に′H”レベ
ル(VDD電位)が出力される。
この時、信号入力端子16KU’H”レベルが入力され
ている。このため、信号入力端子16は、全く電流が流
れることなくゝ゛H″H″レベルこととなる。
ている。このため、信号入力端子16は、全く電流が流
れることなくゝ゛H″H″レベルこととなる。
この信号入力端子16の“H#レベルは、バッファ17
全通してD−FF 21 、22のデータ入力端に伝達
される。そして、第1制御信号入力端子20の”L”レ
ベルが“I(”レベルに変わる直前に第2制御信号入力
端子26の6L#レベルが“H”レベルに立ち上がるた
め、この前縁で、D−FF21は、データ入力端に入力
されているデータ信号を読み込んで出力するため、第1
信号出力端子23は″′H#レベルとなる。
全通してD−FF 21 、22のデータ入力端に伝達
される。そして、第1制御信号入力端子20の”L”レ
ベルが“I(”レベルに変わる直前に第2制御信号入力
端子26の6L#レベルが“H”レベルに立ち上がるた
め、この前縁で、D−FF21は、データ入力端に入力
されているデータ信号を読み込んで出力するため、第1
信号出力端子23は″′H#レベルとなる。
次に、第1制御信号入力端子20に”H#レベルが入力
される第4図の02区間では、C−MOSインバータ回
路25は、P−MO818のソース・ドレイン間が開放
し、N−MO819のソース・ドレイン間が導通する。
される第4図の02区間では、C−MOSインバータ回
路25は、P−MO818のソース・ドレイン間が開放
し、N−MO819のソース・ドレイン間が導通する。
このため、C−MOSインバータ回路25の出力すなわ
ち信号入力端子16は、L”レベルCGND電位)が出
力されようとする。
ち信号入力端子16は、L”レベルCGND電位)が出
力されようとする。
しかし、N−MO819のソースφドレイン間の抵抗値
が高く(数1OKΩ〜数100にΩ)、信号入力端子1
6に入力されている”H”レベルのインピーダンスが低
い(数にΩ)場合には、N−MOS 19のソース・ド
レイン間で電圧降下を起こし、信号入力端子16は″′
H″レベルに保たれる。
が高く(数1OKΩ〜数100にΩ)、信号入力端子1
6に入力されている”H”レベルのインピーダンスが低
い(数にΩ)場合には、N−MOS 19のソース・ド
レイン間で電圧降下を起こし、信号入力端子16は″′
H″レベルに保たれる。
この信号入力端子160°′H#レベルは、バッファ1
7を通してD−FF21,22のデータ入力端に伝達さ
れる。そして、第1制御信号入力端子加が”H”レベル
から1“L#レベルに変わる直前で第2制御信号入力端
子26が“H#レベルかう″L#レベルに立ち下がると
すれば、この後縁で、D−FF22は、データ入力端に
入力されているデータ信号で読み込んで出力するため、
第2信号出力端子24は°“H”レベルとなる。
7を通してD−FF21,22のデータ入力端に伝達さ
れる。そして、第1制御信号入力端子加が”H”レベル
から1“L#レベルに変わる直前で第2制御信号入力端
子26が“H#レベルかう″L#レベルに立ち下がると
すれば、この後縁で、D−FF22は、データ入力端に
入力されているデータ信号で読み込んで出力するため、
第2信号出力端子24は°“H”レベルとなる。
以上の入出力関係ヲマとめると第2表のようにガる。
第 2 表
この表から明らかなように、信号入力端子16へ入力さ
れる”H”、”オープン”、“L” レベルは、デコー
ドされて、2つの信号出力端子23.24より出力され
る。
れる”H”、”オープン”、“L” レベルは、デコー
ドされて、2つの信号出力端子23.24より出力され
る。
ガお、以上の説明では、P−MO818、N−MOSi
2のソース・ドレインが導通した時の抵抗値を大きい(
数1OKΩ〜数100にΩ程度)としたが、この抵抗値
を下げ(数にΩ)て、C−MOSイン・り一夕回路の出
力から信号入力端子間に高抵抗(数10にΩ〜数10O
KΩ程度)を入れても良い(信号入力端子16からは、
高抵抗負荷としてのC−MOSインバータ回路となる)
。
2のソース・ドレインが導通した時の抵抗値を大きい(
数1OKΩ〜数100にΩ程度)としたが、この抵抗値
を下げ(数にΩ)て、C−MOSイン・り一夕回路の出
力から信号入力端子間に高抵抗(数10にΩ〜数10O
KΩ程度)を入れても良い(信号入力端子16からは、
高抵抗負荷としてのC−MOSインバータ回路となる)
。
1又、記憶手段としてのD−FFの読み込ミ用ノヤルス
信号をD−FF 21 、22とも共通化し、前縁と後
縁で読み込むようにしたが、第2および第3タイミング
信号の2つの読み込み用/やルス信号を用いてD−FF
21と22を各々別々に制御してもかまわない。ただ、
C−MOSインバータ回路のケ゛−ト信号が切り替わる
直前に、2つのD−FFは、データ入力端信号をそれぞ
れ又互に読み込む必要がある。
信号をD−FF 21 、22とも共通化し、前縁と後
縁で読み込むようにしたが、第2および第3タイミング
信号の2つの読み込み用/やルス信号を用いてD−FF
21と22を各々別々に制御してもかまわない。ただ、
C−MOSインバータ回路のケ゛−ト信号が切り替わる
直前に、2つのD−FFは、データ入力端信号をそれぞ
れ又互に読み込む必要がある。
しかして、以上のような三状態入力回路によれば、以下
のような利点が有る。
のような利点が有る。
(1)従来回路のように入力のオープン状態を判定する
ために必要々分圧回路を必要としないこと、および、こ
の入力回路においてはC−MOSインバータ回路25を
使用するため、P−MO818、N−MO819が同時
に導通し続けることがないため、数10μW程度の極め
て低消費電力で動作が可能となる。々お、この入力回路
において、記憶手段としてのデータフリップフロップ回
路21 、22及びタイミング信号を発生する回路を必
要とするが、これらは、C−MO8P−)回路で構成で
きるため、数10μ八程度の動作電流しか消費しない。
ために必要々分圧回路を必要としないこと、および、こ
の入力回路においてはC−MOSインバータ回路25を
使用するため、P−MO818、N−MO819が同時
に導通し続けることがないため、数10μW程度の極め
て低消費電力で動作が可能となる。々お、この入力回路
において、記憶手段としてのデータフリップフロップ回
路21 、22及びタイミング信号を発生する回路を必
要とするが、これらは、C−MO8P−)回路で構成で
きるため、数10μ八程度の動作電流しか消費しない。
したがって、入力回路全体の消費電力増加にほとんど影
響を与えない。
響を与えない。
(2)この三状態入力回路は、C−MOSインバータ回
路25、バッファ17のvTを厳しく設定する必要がな
いため、電圧変動に強く、従来回路より広い範囲(3V
〜16V)、特に低電圧で使用できる1、又、製造歩留
#)を大幅に改善できる。
路25、バッファ17のvTを厳しく設定する必要がな
いため、電圧変動に強く、従来回路より広い範囲(3V
〜16V)、特に低電圧で使用できる1、又、製造歩留
#)を大幅に改善できる。
(発明の効果)
以上説明したように、この発明の三状態入力回路によれ
ば、タイミング信号により順次周期的に入力状態を判定
し、その結果を記憶手段に保持した後、2ビットバイナ
リ信号として出力するようにしたので、低消費電力化が
はかれ、かつ電源電圧変動に強く、シかも使用電源電圧
範囲も広くなる。この発明の三状態入力回路は、端子数
削減を必要とする大規模集積回路において特に有効であ
る。
ば、タイミング信号により順次周期的に入力状態を判定
し、その結果を記憶手段に保持した後、2ビットバイナ
リ信号として出力するようにしたので、低消費電力化が
はかれ、かつ電源電圧変動に強く、シかも使用電源電圧
範囲も広くなる。この発明の三状態入力回路は、端子数
削減を必要とする大規模集積回路において特に有効であ
る。
、第1図は従来の王状態入力回路を示す回路図、第2図
μ第1図の回路で用いるMO8FETの電源電位及びグ
ランド電位に対するスレッショルド電圧を示す特性図、
第3図はこの発明による三状態入力回路の一冥施例を示
す回路図、第4図は第3図の回路で用いるタイミング信
号の波形図である。 16・・・信号入力端子、17・・・C−MOSバッフ
ァ回路、18・・・PチャンネルMO8FET 、19
・・・NチャンネルMO3FET 、20・・・第1制
御信号入力端子、21.22・・・第1.第2のデータ
フリップフロップ回路、23・・・第1信号出力端子、
24.。 第2信号出力端子、25・・・C−MOSインバータ回
路、26・・・第2制御信号入力端子。 第1図 第2図 第3図 第4図 (b) 手続補正書 昭和59年6月120 !11許庁長官若 杉 和失敗 ]、事件の表示 昭和58年 特 許 願第168269 号2 発明の
名称 三状態入力回路 3 補正をする者 事件どの関係 特 許 用願人 (029)沖電気工業株式会社 4、代理!( 5illi正命令の目利 昭和 年 月 日 (自発)
6 補止の対象 明細省の発明の詳細な説明の欄 7 補正の内容 芳ト綬チデ誦〒シ 1)明細曹14頁5行rD−MO8JをrP−MO8J
と訂正する。
μ第1図の回路で用いるMO8FETの電源電位及びグ
ランド電位に対するスレッショルド電圧を示す特性図、
第3図はこの発明による三状態入力回路の一冥施例を示
す回路図、第4図は第3図の回路で用いるタイミング信
号の波形図である。 16・・・信号入力端子、17・・・C−MOSバッフ
ァ回路、18・・・PチャンネルMO8FET 、19
・・・NチャンネルMO3FET 、20・・・第1制
御信号入力端子、21.22・・・第1.第2のデータ
フリップフロップ回路、23・・・第1信号出力端子、
24.。 第2信号出力端子、25・・・C−MOSインバータ回
路、26・・・第2制御信号入力端子。 第1図 第2図 第3図 第4図 (b) 手続補正書 昭和59年6月120 !11許庁長官若 杉 和失敗 ]、事件の表示 昭和58年 特 許 願第168269 号2 発明の
名称 三状態入力回路 3 補正をする者 事件どの関係 特 許 用願人 (029)沖電気工業株式会社 4、代理!( 5illi正命令の目利 昭和 年 月 日 (自発)
6 補止の対象 明細省の発明の詳細な説明の欄 7 補正の内容 芳ト綬チデ誦〒シ 1)明細曹14頁5行rD−MO8JをrP−MO8J
と訂正する。
Claims (1)
- (1)第1タイミング信号によ多信号入力端子に第1と
第2の電源電位レベルを伝達する負荷手段としてのC−
MOSインバータ回路と、信号入力端子の入力信号をデ
イヅタル信号に判定するC−MOSバッファ回路と、と
のC−MOSバッファ回路の出力信号を第2タイミング
信号によシ選択的に保持して第1信号出力部へ出力する
第1記憶手段と、第2もしくは第3タイミング信号によ
シ選択的に前記C−MOSバッファ回路の出力信号を保
持して第2信号出力部へ出力する第2記憶手段とを具備
してなる三状態入力回路。 (21C−MOSインバータ回路を構成するPチャンネ
ルMO8FET及びN−チャンネルMO8FETのソー
ス・ドレイン間が導通した時の抵抗値が数10にΩから
数10OKΩ程度の高抵抗であることを特徴とする特許
請求の範囲第1項記載の三状態入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58168269A JPS6062234A (ja) | 1983-09-14 | 1983-09-14 | 三状態入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58168269A JPS6062234A (ja) | 1983-09-14 | 1983-09-14 | 三状態入力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6062234A true JPS6062234A (ja) | 1985-04-10 |
Family
ID=15864882
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58168269A Pending JPS6062234A (ja) | 1983-09-14 | 1983-09-14 | 三状態入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6062234A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60187129A (ja) * | 1984-03-07 | 1985-09-24 | Fujitsu Ltd | 3値コントロ−ル入力回路 |
JPS62260418A (ja) * | 1986-05-06 | 1987-11-12 | Nec Corp | フリツプフロツプ回路 |
US7259588B2 (en) | 2003-07-29 | 2007-08-21 | Lexmark International Inc. | Tri-state detection circuit for use in devices associated with an imaging system |
JP2007259160A (ja) * | 2006-03-24 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 3値検出回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52146534A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Input circuit |
-
1983
- 1983-09-14 JP JP58168269A patent/JPS6062234A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52146534A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Input circuit |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60187129A (ja) * | 1984-03-07 | 1985-09-24 | Fujitsu Ltd | 3値コントロ−ル入力回路 |
JPS62260418A (ja) * | 1986-05-06 | 1987-11-12 | Nec Corp | フリツプフロツプ回路 |
JPH0429248B2 (ja) * | 1986-05-06 | 1992-05-18 | ||
US7259588B2 (en) | 2003-07-29 | 2007-08-21 | Lexmark International Inc. | Tri-state detection circuit for use in devices associated with an imaging system |
JP2007259160A (ja) * | 2006-03-24 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 3値検出回路 |
JP4671894B2 (ja) * | 2006-03-24 | 2011-04-20 | パナソニック株式会社 | 3値検出回路 |
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