JPH05313783A - 同期回路 - Google Patents
同期回路Info
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- JPH05313783A JPH05313783A JP4117108A JP11710892A JPH05313783A JP H05313783 A JPH05313783 A JP H05313783A JP 4117108 A JP4117108 A JP 4117108A JP 11710892 A JP11710892 A JP 11710892A JP H05313783 A JPH05313783 A JP H05313783A
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Abstract
(57)【要約】 （修正有）
【目的】 非同期回路の同期のためのオーバヘッドを少
なくし、高速化する。 【構成】 第１のラッチ８と第２のラッチ９とインバー
タ１２によって構成され、第１のラッチ８にクロック２
を入力する前記インバータ１２の出力とセレクタ４の出
力が入力し、第１のラッチ８の出力がセレクタ４と第２
のラッチ９に接続され、第２のラッチ９は、さらにクロ
ックを入力し、外部にデータを出力するD-フリップフロ
ップ５と、クロックと同期せずに外部から入力される入
力と第１のラッチ８の出力を、制御信号によって選択す
るセレクタ４と、クロックを入力し、セレクタ４の制御
信号を生成する遅延回路３とを有し、遅延回路３の遅延
が、D-フリップフロップ５の(クロック周期-セットアッ
プ時間)に設定され、それ以降はセレクタ４によって、
第１のラッチ８の出力を選択することにより、D-フリッ
プフロップ５がメタステーブル状態とならないことを特
徴とする。
なくし、高速化する。 【構成】 第１のラッチ８と第２のラッチ９とインバー
タ１２によって構成され、第１のラッチ８にクロック２
を入力する前記インバータ１２の出力とセレクタ４の出
力が入力し、第１のラッチ８の出力がセレクタ４と第２
のラッチ９に接続され、第２のラッチ９は、さらにクロ
ックを入力し、外部にデータを出力するD-フリップフロ
ップ５と、クロックと同期せずに外部から入力される入
力と第１のラッチ８の出力を、制御信号によって選択す
るセレクタ４と、クロックを入力し、セレクタ４の制御
信号を生成する遅延回路３とを有し、遅延回路３の遅延
が、D-フリップフロップ５の(クロック周期-セットアッ
プ時間)に設定され、それ以降はセレクタ４によって、
第１のラッチ８の出力を選択することにより、D-フリッ
プフロップ５がメタステーブル状態とならないことを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、動作周波数が異なる回
路間の入出力回路などの非同期動作を行なう回路での同
期回路に関するものである。
路間の入出力回路などの非同期動作を行なう回路での同
期回路に関するものである。
【０００２】
【従来の技術】近年、半導体技術の微細化により、半導
体素子自体は高速な動作が可能となってきており、100M
Hz以上で動作するものも発表されている。しかしなが
ら、この半導体素子を実装する回路基板あるいはメモリ
等の周辺回路では、現在でも高速化が困難であり、数十
MHz程度が限度となっている。このため回路基板を分割
し、マイクロプロッセッサは、高周波数で動作させ、外
部回路は、低周波で動作させることにより、コンピュー
タとして高性能化を行なっている。しかしながら、高周
波で動作している回路と、低周波で動作している回路間
のデータの入出力では、データを正確に受け渡すために
同期を取る必要がある。従来、この同期をとる方法とし
て、図５に示すように高周波と低周波の入出力の部分に
お互い出力する側の回路とおなじ周波数で動作するフリ
ップフロップを２から３つ直列に接続して同期をとる、
あるいはリクエストとアクノレッジを入出力してハンド
シェイクを行ない、 データを入出力する等の方法がと
られていた。
体素子自体は高速な動作が可能となってきており、100M
Hz以上で動作するものも発表されている。しかしなが
ら、この半導体素子を実装する回路基板あるいはメモリ
等の周辺回路では、現在でも高速化が困難であり、数十
MHz程度が限度となっている。このため回路基板を分割
し、マイクロプロッセッサは、高周波数で動作させ、外
部回路は、低周波で動作させることにより、コンピュー
タとして高性能化を行なっている。しかしながら、高周
波で動作している回路と、低周波で動作している回路間
のデータの入出力では、データを正確に受け渡すために
同期を取る必要がある。従来、この同期をとる方法とし
て、図５に示すように高周波と低周波の入出力の部分に
お互い出力する側の回路とおなじ周波数で動作するフリ
ップフロップを２から３つ直列に接続して同期をとる、
あるいはリクエストとアクノレッジを入出力してハンド
シェイクを行ない、 データを入出力する等の方法がと
られていた。
【０００３】以下図面を参照しながら、上記した従来の
同期回路の一例について説明する。図５は、D-フリップ
フロップを２つ直列に接続して同期をとる同期回路を示
すものである。図５において、１は入力であり、出力側
と動作周波数が異なっている。２、３はD-フリップフロ
ップである。D-フリップフロップ２の入力には、入力１
が接続され、出力にはD-フリップフロップ３の入力が接
続されている。４は出力側の回路と同期がとられている
同一周波数のクロックであり、D-フリップフロップ２、
３に接続されている。５は出力となっており、D-フリッ
プフロップ３の出力が接続されている。６は信号線であ
りD-フリップフロップ２の出力とD-フリップフロップ３
の入力を接続している。
同期回路の一例について説明する。図５は、D-フリップ
フロップを２つ直列に接続して同期をとる同期回路を示
すものである。図５において、１は入力であり、出力側
と動作周波数が異なっている。２、３はD-フリップフロ
ップである。D-フリップフロップ２の入力には、入力１
が接続され、出力にはD-フリップフロップ３の入力が接
続されている。４は出力側の回路と同期がとられている
同一周波数のクロックであり、D-フリップフロップ２、
３に接続されている。５は出力となっており、D-フリッ
プフロップ３の出力が接続されている。６は信号線であ
りD-フリップフロップ２の出力とD-フリップフロップ３
の入力を接続している。
【０００４】以上のように構成された同期回路につい
て、以下その動作について説明する。外部から入力１に
入力された信号は、クロック４に同期してD-フリップフ
ロップ２に入力される。しかしながら入力１に入る信号
は非同期に入力されるため、D-フリップフロップ２のセ
ットアップ時間を常に満たして入力されるわけではな
い。よってセットアップ時間を満たさない場合、D-フリ
ップフロップ２の出力は不安定となり、出力の電位が図
６に示すように確定しないメタステーブル状態となる可
能性もある。このためD-フリップフロップ３によって、
D-フリップフロップ２のデータを受けることにより、不
安定状態が安定したタイミングでデータを受け、安定し
た信号を出力側に伝えている。さらに確実にデータを出
力するために、もう一段D-フリップフロップが付いた構
成も使用されている。
て、以下その動作について説明する。外部から入力１に
入力された信号は、クロック４に同期してD-フリップフ
ロップ２に入力される。しかしながら入力１に入る信号
は非同期に入力されるため、D-フリップフロップ２のセ
ットアップ時間を常に満たして入力されるわけではな
い。よってセットアップ時間を満たさない場合、D-フリ
ップフロップ２の出力は不安定となり、出力の電位が図
６に示すように確定しないメタステーブル状態となる可
能性もある。このためD-フリップフロップ３によって、
D-フリップフロップ２のデータを受けることにより、不
安定状態が安定したタイミングでデータを受け、安定し
た信号を出力側に伝えている。さらに確実にデータを出
力するために、もう一段D-フリップフロップが付いた構
成も使用されている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな方法では同期のためのオーバヘッドが大きく、フリ
ップフロップを用いるものでは、２から３サイクルのオ
ーバヘッドが発生し、ハンドシェイクではリクエスト信
号を受けるまで数サイクル、アクノレッジを受けるまで
さらに数サイクルかかり、さらにオーバヘッドが大きく
なる。
うな方法では同期のためのオーバヘッドが大きく、フリ
ップフロップを用いるものでは、２から３サイクルのオ
ーバヘッドが発生し、ハンドシェイクではリクエスト信
号を受けるまで数サイクル、アクノレッジを受けるまで
さらに数サイクルかかり、さらにオーバヘッドが大きく
なる。
【０００６】本発明は上記問題点に鑑み、オーバヘッド
を小さくした同期回路を提供するものである。
を小さくした同期回路を提供するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の同期回路は、第１のラッチと第２のラッチ
とインバータによって構成され、前記第１のラッチにク
ロックとセレクタの出力が入力し、前記第１のラッチの
出力がセレクタと前記第２のラッチに接続され、前記第
２のラッチは、さらに前記クロックを入力する前記イン
バータの出力を入力し、外部にデータを出力するD-フリ
ップフロップと、クロックと同期せずに外部から入力さ
れる入力と前記第１のラッチの出力を、制御信号によっ
て選択するセレクタと、前記クロックを入力し、前記セ
レクタの制御信号を生成する遅延回路とを有し、前記遅
延回路が、D-フリップフロップの(クロック周期-セット
アップ時間)に設定され、セットアップタイム以降は前
記セレクタによって、前記第１のラッチの出力を選択す
ることにより、D-フリップフロップがメタステーブル状
態とならないことを特徴とする同期回路である。
めに本発明の同期回路は、第１のラッチと第２のラッチ
とインバータによって構成され、前記第１のラッチにク
ロックとセレクタの出力が入力し、前記第１のラッチの
出力がセレクタと前記第２のラッチに接続され、前記第
２のラッチは、さらに前記クロックを入力する前記イン
バータの出力を入力し、外部にデータを出力するD-フリ
ップフロップと、クロックと同期せずに外部から入力さ
れる入力と前記第１のラッチの出力を、制御信号によっ
て選択するセレクタと、前記クロックを入力し、前記セ
レクタの制御信号を生成する遅延回路とを有し、前記遅
延回路が、D-フリップフロップの(クロック周期-セット
アップ時間)に設定され、セットアップタイム以降は前
記セレクタによって、前記第１のラッチの出力を選択す
ることにより、D-フリップフロップがメタステーブル状
態とならないことを特徴とする同期回路である。
【０００８】また本発明の同期回路は、第１のラッチと
第２のラッチとインバータによって構成され、前記第１
のラッチにクロックを入力する前記インバータの出力と
セレクタの出力が入力し、前記第１のラッチの出力がセ
レクタと前記第２のラッチに接続され、前記第２のラッ
チは、さらに前記クロックを入力し、外部にデータを出
力するD-フリップフロップと、クロックと同期せずに外
部から入力される入力と前記第１のラッチの出力を、制
御信号によって選択するセレクタと、前記クロックを入
力し、前記セレクタの制御信号を生成する遅延回路とを
有し、 前記遅延回路の遅延が、D-フリップフロップの
(クロック周期-セットアップ時間)に設定され、セット
アップタイム以降は前記セレクタによって、前記第１の
ラッチの出力を選択することにより、D-フリップフロッ
プがメタステーブル状態とならないことを特徴とする同
期回路である。
第２のラッチとインバータによって構成され、前記第１
のラッチにクロックを入力する前記インバータの出力と
セレクタの出力が入力し、前記第１のラッチの出力がセ
レクタと前記第２のラッチに接続され、前記第２のラッ
チは、さらに前記クロックを入力し、外部にデータを出
力するD-フリップフロップと、クロックと同期せずに外
部から入力される入力と前記第１のラッチの出力を、制
御信号によって選択するセレクタと、前記クロックを入
力し、前記セレクタの制御信号を生成する遅延回路とを
有し、 前記遅延回路の遅延が、D-フリップフロップの
(クロック周期-セットアップ時間)に設定され、セット
アップタイム以降は前記セレクタによって、前記第１の
ラッチの出力を選択することにより、D-フリップフロッ
プがメタステーブル状態とならないことを特徴とする同
期回路である。
【０００９】また本発明の同期回路は、請求項１,２記
載の第１のラッチの入力の閾値がハイレベルあるいはロ
ウレベルにシフトしていることを特徴とする同期回路で
ある。
載の第１のラッチの入力の閾値がハイレベルあるいはロ
ウレベルにシフトしていることを特徴とする同期回路で
ある。
【００１０】
【作用】本発明は上記した構成によって、非同期入力さ
れる入力とフリップフロップ内に書き込まれた値とを、
セレクタによって選択し、前記セレクタの制御信号を遅
延手段によってセットアップ時間に合わせて生成するこ
とにより、セットアップ時間以降はD-フリップフロップ
の入力信号を変化しないようにして、メタステーブル状
態をなくし、よって安定な動作が可能となる。
れる入力とフリップフロップ内に書き込まれた値とを、
セレクタによって選択し、前記セレクタの制御信号を遅
延手段によってセットアップ時間に合わせて生成するこ
とにより、セットアップ時間以降はD-フリップフロップ
の入力信号を変化しないようにして、メタステーブル状
態をなくし、よって安定な動作が可能となる。
【００１１】また本発明の同期回路は、第１のラッチの
入力の閾値がハイレベルあるいはロウレベルにシフトし
ていることによりメタステーブル状態を短くしより安定
動作を行なう。
入力の閾値がハイレベルあるいはロウレベルにシフトし
ていることによりメタステーブル状態を短くしより安定
動作を行なう。
【００１２】
【実施例】以下本発明の一実施例の同期回路について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１３】（実施例１）図１は本発明の請求項１の一
実施例における同期回路の回路図である。図１におい
て、１は入力であり、出力側の動作周波数と異なってい
る。２はクロックであり、出力側の回路と同期してお
り、同一の周波数となっている。３は遅延手段であり
（クロック周期-セットアップ時間）の遅延を発生させ
ている。遅延手段３には、クロック２が入力されてい
る。遅延回路３はインバータチェーンで構成されてい
る。４はセレクタであり、入力１とインバータ１１の出
力とのセレクトを行なう。セレクタ４の制御信号として
遅延手段３の出力が入力されている。５はD-フリップフ
ロップであり、セレクタ４の出力が出力線７を介して入
力しており、さらにクロック２が入力されている。６は
出力であり、D-フリップフロップ５の出力が接続されて
いる。７はセレクタ４とD-フリップフロップを接続する
出力線である。８、９はD-フリップフロップ５を構成す
るラッチであり、ラッチ８は第１のラッチに相当し、出
力線７が入力に接続され、さらにインバータ１２を介し
てクロック２に接続されている。また出力はラッチ９の
入力および信号線１０を介してインバータ１１の入力に
接続されている。ラッチ９は第２のラッチに相当し、ラ
ッチ８の出力およびクロック２を入力し、出力６に出力
している。１０は信号線であり、ラッチ８の出力とイン
バータ１１を接続している。１１はインバータであり、
出力はセレクタ４に入力されている。１２はインバータ
であり、第１のインバータに相当し、クロック２に接続
され、ラッチ８に出力している。
実施例における同期回路の回路図である。図１におい
て、１は入力であり、出力側の動作周波数と異なってい
る。２はクロックであり、出力側の回路と同期してお
り、同一の周波数となっている。３は遅延手段であり
（クロック周期-セットアップ時間）の遅延を発生させ
ている。遅延手段３には、クロック２が入力されてい
る。遅延回路３はインバータチェーンで構成されてい
る。４はセレクタであり、入力１とインバータ１１の出
力とのセレクトを行なう。セレクタ４の制御信号として
遅延手段３の出力が入力されている。５はD-フリップフ
ロップであり、セレクタ４の出力が出力線７を介して入
力しており、さらにクロック２が入力されている。６は
出力であり、D-フリップフロップ５の出力が接続されて
いる。７はセレクタ４とD-フリップフロップを接続する
出力線である。８、９はD-フリップフロップ５を構成す
るラッチであり、ラッチ８は第１のラッチに相当し、出
力線７が入力に接続され、さらにインバータ１２を介し
てクロック２に接続されている。また出力はラッチ９の
入力および信号線１０を介してインバータ１１の入力に
接続されている。ラッチ９は第２のラッチに相当し、ラ
ッチ８の出力およびクロック２を入力し、出力６に出力
している。１０は信号線であり、ラッチ８の出力とイン
バータ１１を接続している。１１はインバータであり、
出力はセレクタ４に入力されている。１２はインバータ
であり、第１のインバータに相当し、クロック２に接続
され、ラッチ８に出力している。
【００１４】以上のように構成された同期回路につい
て、以下図１及び図２を用いてその動作を説明する。図
２は上記同期回路のタイミング図である。図２中、クロ
ック１は図１のクロック２を示している。またクロック
２は図１の入力１が同期しているクロックを示す。入力
は図１で入力１からの入力信号を示し、遅延回路出力は
遅延回路３の出力を示す。出力線７、信号線１０、出力
６はそれぞれ図１に対応している。図２中１の期間で
は、入力がセットアップ時間を満たさずに変化してい
る。このとき遅延回路３の出力は、セットアップ時間に
合わせて発生しているので、セットアップ時間でセレク
タ４が切り変わり、すでにラッチ８に書き込まれている
データが選択されて、出力線７には入力１の変化は伝搬
せず、よってセットアップ時間を満たして、データをフ
リップフロップ５に書くことができ、安定な動作を保証
できる。次のサイクルで再度セレクタ４が入力１を選択
した時は、データは確定しているので出力線７のデータ
はセットアップ時間前に変化して確定しており、安定に
書き込み可能である。
て、以下図１及び図２を用いてその動作を説明する。図
２は上記同期回路のタイミング図である。図２中、クロ
ック１は図１のクロック２を示している。またクロック
２は図１の入力１が同期しているクロックを示す。入力
は図１で入力１からの入力信号を示し、遅延回路出力は
遅延回路３の出力を示す。出力線７、信号線１０、出力
６はそれぞれ図１に対応している。図２中１の期間で
は、入力がセットアップ時間を満たさずに変化してい
る。このとき遅延回路３の出力は、セットアップ時間に
合わせて発生しているので、セットアップ時間でセレク
タ４が切り変わり、すでにラッチ８に書き込まれている
データが選択されて、出力線７には入力１の変化は伝搬
せず、よってセットアップ時間を満たして、データをフ
リップフロップ５に書くことができ、安定な動作を保証
できる。次のサイクルで再度セレクタ４が入力１を選択
した時は、データは確定しているので出力線７のデータ
はセットアップ時間前に変化して確定しており、安定に
書き込み可能である。
【００１５】以上のように本実施例では、セットアップ
時間以降に入力されたデータは次のサイクルでデータを
出力でき、セットアップ時間以前に入力されたデータは
そのサイクルでデータを渡すことができ、その結果非同
期動作でのデータ入出力時のオーバヘッドを図２で示す
ように最大２サイクルと少なくし、高速化することがで
きる。
時間以降に入力されたデータは次のサイクルでデータを
出力でき、セットアップ時間以前に入力されたデータは
そのサイクルでデータを渡すことができ、その結果非同
期動作でのデータ入出力時のオーバヘッドを図２で示す
ように最大２サイクルと少なくし、高速化することがで
きる。
【００１６】なお、本実施例ではD-フリップフロップと
してポジティブエッジのものであるが、インバータ１２
をラッチ９のE端子と入れ替えることにより、ネガティ
ブエッジにすることも可能である。遅延手段３には、イ
ンバータチェーン等で構成しているが、その他の容量あ
るいは抵抗、論理ゲートのチェーン等も使用可能であ
る。
してポジティブエッジのものであるが、インバータ１２
をラッチ９のE端子と入れ替えることにより、ネガティ
ブエッジにすることも可能である。遅延手段３には、イ
ンバータチェーン等で構成しているが、その他の容量あ
るいは抵抗、論理ゲートのチェーン等も使用可能であ
る。
【００１７】（実施例２）図３は本発明の請求項２の一
実施例における同期回路の回路図である。本実施例で
は、図１の回路でラッチ８を閾値をロウレベルへシフト
していることを特徴としている。閾値のシフトは、ラッ
チを構成するトランジスタのゲート幅をNchとPchで異な
るドライブ能力にすることによって実現している。
実施例における同期回路の回路図である。本実施例で
は、図１の回路でラッチ８を閾値をロウレベルへシフト
していることを特徴としている。閾値のシフトは、ラッ
チを構成するトランジスタのゲート幅をNchとPchで異な
るドライブ能力にすることによって実現している。
【００１８】以下に図４を用いて本実施例の動作につい
て説明する。図１の回路では、例えば遅延回路出力が温
度あるいは電圧の変化等で信号のタイミングが変化した
場合、図４の１の部分の信号線７のように一時的にセッ
トアップ時間内でデータが変化する可能性がある。この
場合図１の回路ではメタステーブル状態となり不安定動
作の要因となる。図３の回路はこれを防ぐためにラッチ
８の閾値電圧をロウレベルにシフトしたもので、この結
果メタステーブル状態になっても、ロウレベル側に遷移
することによって出力が安定し、不安定動作を防ぐもの
である。なお本実施例ではロウレベルシフトのものを使
用したが、ハイレベルシフトとすることも可能である。
て説明する。図１の回路では、例えば遅延回路出力が温
度あるいは電圧の変化等で信号のタイミングが変化した
場合、図４の１の部分の信号線７のように一時的にセッ
トアップ時間内でデータが変化する可能性がある。この
場合図１の回路ではメタステーブル状態となり不安定動
作の要因となる。図３の回路はこれを防ぐためにラッチ
８の閾値電圧をロウレベルにシフトしたもので、この結
果メタステーブル状態になっても、ロウレベル側に遷移
することによって出力が安定し、不安定動作を防ぐもの
である。なお本実施例ではロウレベルシフトのものを使
用したが、ハイレベルシフトとすることも可能である。
【００１９】
【発明の効果】以上のように本発明は、第１のラッチと
第２のラッチとインバータによって構成され、前記第１
のラッチにクロックとセレクタの出力が入力し、前記第
１のラッチの出力がセレクタと前記第２のラッチに接続
され、前記第２のラッチは、さらに前記クロックを入力
する前記インバータの出力を入力し、外部にデータを出
力するD-フリップフロップと、クロックと同期せずに外
部から入力される入力と前記第１のラッチの出力を、制
御信号によって選択するセレクタと、能にするものであ
る。前記クロックを入力し、前記セレクタの制御信号を
生成する遅延回路によって構成され、前記遅延回路が、
D-フリップフロップの(クロック周期-セットアップ時
間)に設定され、セットアップタイム以降は前記セレク
タによって、前記第１のラッチの出力を選択することに
より、D-フリップフロップがメタステーブル状態となら
ないことを保証し、よって非同期動作でのデータの入出
力のオーバヘッドを少なくし高速化を可能にするもので
ある。
第２のラッチとインバータによって構成され、前記第１
のラッチにクロックとセレクタの出力が入力し、前記第
１のラッチの出力がセレクタと前記第２のラッチに接続
され、前記第２のラッチは、さらに前記クロックを入力
する前記インバータの出力を入力し、外部にデータを出
力するD-フリップフロップと、クロックと同期せずに外
部から入力される入力と前記第１のラッチの出力を、制
御信号によって選択するセレクタと、能にするものであ
る。前記クロックを入力し、前記セレクタの制御信号を
生成する遅延回路によって構成され、前記遅延回路が、
D-フリップフロップの(クロック周期-セットアップ時
間)に設定され、セットアップタイム以降は前記セレク
タによって、前記第１のラッチの出力を選択することに
より、D-フリップフロップがメタステーブル状態となら
ないことを保証し、よって非同期動作でのデータの入出
力のオーバヘッドを少なくし高速化を可能にするもので
ある。
【００２０】また本発明は請求項１記載の第１のラッチ
の入力の閾値がハイレベルあるいはロウレベルにシフト
していることによりメタステーブル状態を短くして、よ
り安定動作を行なうことを実現することにより、D-フリ
ップフロップがメタステーブル状態とならないことを保
証し、よって非同期動作でのデータの入出力のオーバヘ
ッドを少なくし高速化を可能にするものである。
の入力の閾値がハイレベルあるいはロウレベルにシフト
していることによりメタステーブル状態を短くして、よ
り安定動作を行なうことを実現することにより、D-フリ
ップフロップがメタステーブル状態とならないことを保
証し、よって非同期動作でのデータの入出力のオーバヘ
ッドを少なくし高速化を可能にするものである。
【図１】本発明の第１の実施例における同期回路の回路
図
図
【図２】同実施例における同期回路のタイミング図
【図３】本発明の第２の実施例における同期回路の回路
図
図
【図４】同実施例における同期回路のタイミング図
【図５】従来の同期回路の回路図
【図６】従来の同期回路のタイミング図
１ 入力 ２ クロック ３ 遅延手段 ４ セレクタ ５ D-フリップフロップ ６ 出力 ７ 出力線 ８,９ ラッチ １０ 信号線 １１,１２ インバータ
Claims (3)
- 【請求項１】第１のラッチと第２のラッチとインバータ
によって構成され、前記第１のラッチにクロックとセレ
クタの出力が入力し、前記第１のラッチの出力がセレク
タと前記第２のラッチに接続され、前記第２のラッチ
は、さらに前記クロックを入力する前記インバータの出
力を入力し、外部にデータを出力するD-フリップフロッ
プと、 クロックと同期せずに外部から入力される入力と前記第
１のラッチの出力を、制御信号によって選択するセレク
タと、 前記クロックを入力し、前記セレクタの制御信号を生成
する遅延回路とを有し、 前記遅延回路の遅延が、D-フリップフロップの(クロッ
ク周期-セットアップ時間)に設定され、セットアップタ
イム以降は前記セレクタによって、前記第１のラッチの
出力を選択することにより、D-フリップフロップがメタ
ステーブル状態とならないことを特徴とする同期回路。 - 【請求項２】第１のラッチと第２のラッチとインバータ
によって構成され、前記第１のラッチにクロックを入力
する前記インバータの出力とセレクタの出力が入力し、
前記第１のラッチの出力がセレクタと前記第２のラッチ
に接続され、前記第２のラッチは、さらに前記クロック
を入力し、外部にデータを出力するD-フリップフロップ
と、 クロックと同期せずに外部から入力される入力と前記第
１のラッチの出力を、制御信号によって選択するセレク
タと、 前記クロックを入力し、前記セレクタの制御信号を生成
する遅延回路とを有し、 前記遅延回路の遅延が、D-フリップフロップの(クロッ
ク周期-セットアップ時間)に設定され、セットアップタ
イム以降は前記セレクタによって、前記第１のラッチの
出力を選択することにより、D-フリップフロップがメタ
ステーブル状態とならないことを特徴とする同期回路。 - 【請求項３】請求項１叉は請求項２記載の第１のラッチ
の入力の閾値がハイレベルあるいはロウレベルにシフト
していることを特徴とする同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117108A JPH05313783A (ja) | 1992-05-11 | 1992-05-11 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117108A JPH05313783A (ja) | 1992-05-11 | 1992-05-11 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313783A true JPH05313783A (ja) | 1993-11-26 |
Family
ID=14703611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4117108A Pending JPH05313783A (ja) | 1992-05-11 | 1992-05-11 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313783A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236060A (ja) * | 2005-02-25 | 2006-09-07 | Nec Micro Systems Ltd | バスインターフェイス回路 |
| JP2008054324A (ja) * | 2006-08-24 | 2008-03-06 | Altera Corp | プログラマブルロジックデバイスにおける書き込みレベリングインプリメンテーション |
-
1992
- 1992-05-11 JP JP4117108A patent/JPH05313783A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236060A (ja) * | 2005-02-25 | 2006-09-07 | Nec Micro Systems Ltd | バスインターフェイス回路 |
| JP4620492B2 (ja) * | 2005-02-25 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | バスインターフェイス回路 |
| JP2008054324A (ja) * | 2006-08-24 | 2008-03-06 | Altera Corp | プログラマブルロジックデバイスにおける書き込みレベリングインプリメンテーション |
| JP2013157978A (ja) * | 2006-08-24 | 2013-08-15 | Altera Corp | プログラマブルロジックデバイスにおける書き込みレベリングインプリメンテーション |
| US8671303B2 (en) | 2006-08-24 | 2014-03-11 | Altera Corporation | Write-leveling implementation in programmable logic devices |
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