JPS62243345A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS62243345A
JPS62243345A JP61086606A JP8660686A JPS62243345A JP S62243345 A JPS62243345 A JP S62243345A JP 61086606 A JP61086606 A JP 61086606A JP 8660686 A JP8660686 A JP 8660686A JP S62243345 A JPS62243345 A JP S62243345A
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film
wiring
bypass capacitor
node
wirings
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JP61086606A
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English (en)
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Nobuyuki Toyoda
豊田　信行
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Toshiba Corp
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明、の目的］ （産業上の利用分野） 本尭明は、半導体集積回路装置に係り、特に配線長の長
い配線を有する半導体集積回路に関する。
（従来の技術） 半導体集積回路の集積密度は増加の一途を辿り、−個の
半導体チップに数万ないし数十万の素子が含まれるもの
が現実に作られている。この様な大規模集積化に伴い、
集積回路の性能上いくつかの衝頭が生じている。その一
つは、素子間を接続する信号配線長が平均的に長くなり
、信号の伝搬遅延時間が大きくなることである。集積回
路の種類、設計法、製造方法により異なるが、例えば数
千ないし数万の論理ゲートを含む論理集積回路では、平
均配線長が２〜３＃ｌｌＮになることがある。
この結果配線容量が大きくなり、信号の立上り。
立下り時間が長くなって、高速動作が困難になる。
ＧａＡＳ集積回路を例にとってより具体的にこの問題を
説明する。
第５図は、ＧａＡＳ論理回路の一部を示す。
Ｑｌはノーマリ・オン型のＭＥＳＦＥＴ　（以下、ＤＦ
ＥＴ）、Ｑ２はノーマリ・オフ型のＭＦＳＦＥＴ（以下
、ＥＦＥＴ）であり、Ｑｌを負荷、Ｑ２をドライバとし
てインバータを構成している。
Ｄはレベルシフト用のショットキーダイオード、Ｑ３は
電流源用のＤＦＥＴであり、これらダイオ−ドＤと電流
源用ＤＦＥＴ−０３によりインバータの出力を次段に入
力する場合のレベルを決めるようにしている。この様な
論理ゲートにおいて、出力ノードＮ１から次段のゲート
までの配線が非常に長いものである場合、大きい配線容
量を含む負荷容量ＣＬが入ることになる。従って論理動
作に当たってはこの大きい負荷容量Ｃ［の充放電を行な
わなければならず、応答特性が悪くなる。応答特性をで
きるだけ速（しようとすると、充電電流が流れるインバ
ータの負荷ＤＦＥＴ−Ｑｓおよび放電電流が流れる電流
源用ＤＦＥＴ−０３のコンダクタンスを充分に大きくし
なければならず、これは消費電力の増大につながる。
この様な問題を回路的に解決するものとして従来、第６
図に示す回路が提案されている。これは第５図の回路に
対して、ノードＮ１とショットキーダイオードＤのアノ
ード側ノードＮ２の間にバイパス・コンデンサＣＦを設
けたものである。この様な構成とすれば、負荷容量ＣＬ
に対する充電電流はショットキーダイオードＤおよびバ
イパス・コンデンサＣＦを介して行われる。また負荷容
量ＯＬの放電電流は電流源用ＤＦＥＴ−Ｑ：］に流れる
と同時に、バイパス・コンデンサＣＦを介してインバー
タのドライバＥＦＥＴ−０２にも流れる。従って過渡電
流に対してバイパス・コンデンサＣＦのインピーダンス
を充分小さく選べば、電流源用ＤＦＥＴ−０３による直
流電流は次段のバイアス点を決めるだけの小さい値に設
定して消費電流を小さくして、しかも充分高速の論理動
作を行なうことが可能になる。実際、バイパス・コンデ
ンサＣＦの容量を配線の負荷容量ＣＬに対して３〜１０
倍にすれば、高速かつ安定な動作が可能であることが報
告されている（ＧａＡＳ　　ＩＣ８ｙｍｐｏｓｉｕｍ　
　１９８４　　ｐ、１１参照）。
ところで第６図に示すバイパス・コンデンサＣＦは、シ
ョットキー接合を用いたダイオードに逆バイアスを印加
してその容量を利用するか、または金属／絶縁膜／金属
の積層構造キャパシタを利用して実現される。しかしい
ずれの方法でも、長い配線長の大きい負荷容１ｃＬに対
しては、バイパス・コンデンサＣＦとして非常に大きい
面積を必要とする。これは集積回路の高密度化にとって
大きい障害となる。しかも、ランダム・ロジックの場合
等のように種々の配線長の負荷が発生する場合には、各
配線に対応してバイパス・コンデンサの大きさを必要か
つ充分なものとすることが要求されるから、レイアウト
設計も難しくなる。
（発明が解決しようとする問題点） 以上のように大規模集積回路では長い信号配線が回路性
能に大きい影響を与え、この影響を除くためにバイパス
・コンデンサを設ける場合には、これが大きい面積を占
有し、またレイアウト設計を難しくする、といった問題
があった。
本発明は、この様な問題を解決した半導体集積回路装置
を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかる半導体集積回路は、基板上に所望の回路
が集積形成され、第１のノードと第２のノード間にバイ
パス・コンデンサを有し、第１のノードにつながる負荷
容量の大きい配線を有するものであって、前記配線とバ
イパス・コンデンサを、第１のノードに接続される下部
導体膜（Ｍ）に絶縁膜（１）を介して第２のノードに接
続される上部導体膜（Ｍ）が積層された一体構造（ＭＩ
Ｍ構造）としたことを特徴とする。
（作用） 本発明によると、配線にバイパス・コンデンサを一体化
したＭＩＭ構造を用いるから、バイパス・コンデンサと
して格別な占有面積を必要とせず、また配線の対地容量
とバイパス・コンデンサの容量の比は配線長によらず一
定になる。しかもバイパス・コンデンサの容量は、絶縁
膜の材料と厚みを選ぶことによって、配線の対地容量に
対して自動的に最適な値に設定される。従って大きい面
積のバイパス・コンデンサを特別に設けることによるチ
ップ面積効率の低下、レイアウト設計の困難性が解決さ
れる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図はＧａＡｓ　　ＩＣに適用した一実施例のレイア
ウトを示し、第２図はそのＡ−Ａ−断面図を示す。これ
は、第６図の論理ゲート部分およびその出力が供給され
る次段の同様の構成の論理ゲート部分を示しており、図
のＦＥＴ−Ｑｌ〜Ｑ３．ショットキーダイオードＤはそ
れぞれ第６図のものと対応する。ショットキーダイオー
ドＤのカソード側ノードＮ１から次段の入力端子までの
配線５がバイパス・コンデンサが一体化されたＭＩＭ配
線である。これを製造工程に従って説明すると、先ず半
絶縁性Ｇ′ａＡＳ基板１にＳｉのイオン注入によりｎ型
活性層を形成する。加速エネルギーは例えば５０ｋｅＶ
とし、ドーズ量はＥＦＥＴ部分は２．５ｘ１０”　／ａ
ｓ２、ＤＦＥＴ部分は３．５Ｘ１０１１／ｃ屑２とする
。第２図の断面には、ショットキーダイオードＤおよび
電流源用ＤＦＥＴ−０３部分の活性層２が示されている
。
活性層が形成された後、ＡｕＧｅ／Ａｕによりオーミッ
ク電極４　（４ｓ　、　４２　、・・・）を形成し、ま
た窒化タングステンによりショットキー・ゲート電極３
　（３１，３２、・・・）を形成する。そしてソース、
ドレインおよびショットキーダイオードのカソードの低
抵抗化のために高濃度にＳｉイオン注入を行なってｎ＋
型層９　（９１，９２、・・・）を形成する。こうして
ＤＦＥＴ、ＥＦＥＴおよびショットキーダイオードを形
成した後、ショットキーダイオードＤのカソード側ノー
ドＮ２から次段のゲートに接続するＭＩＭ配線５を形成
する。このＭＩＭ配線５は、下部導体膜としてのＡＩ２
膜５１、絶縁膜として５ｉ０２膜５２、上部導体膜とし
てのＡｆｉ膜５３の積層構造により構成されている。こ
のＭＩＭ配線５の形成に当たっては、Ａｎ膜、ＳｉＯ２
膜、Ａ℃膜を順次スパッタにより堆積し、フォトレジス
トをパターン形成して反応性イオンエツチング法により
加工する。例えばＡ℃！！！５１，５３は３０００人と
し、ＳｉＯ２膜５２は１０００人とし、配線幅は２μｍ
とする。
このＭＩＭ配線５は、下部導体膜であるへβ膜５１が一
端でショットキーダイオードＤのカソード電極兼電流源
用ＤＦＥＴ−０３のドレイン電極４４にコンタクトし、
他端で次段の論理ゲートのゲート電極３４にコンタクト
して、実質的に信号配線となる。そしてこのＭＩＭ配Ｉ
／ａ５のＡμ膜５１／ＳｉＯ２膜５２／Ａβ膜５３がそ
のままバイパス・コンデンサＣＦを構成している。
この後、層間絶縁８１１８１を堆積し、これに必要なコ
ンタクト孔を開けてＡβ配線６　（６１，６２。
・・・）を形成する。このへβ配線６には、Ｖｏｏ線６
１、接地線６２　＋　Ｖａ　Ｓ線６：１等の他、先（７
）ＭＩＭ配線５の上部Ａβ膜５３とショットキーダイオ
ードＤのアノード側ノードＮ２となるゲート電極３２の
間を接続する配線６５を含む。そしてこの後更に層間絶
縁膜８２を堆積し、必要なコンタクト孔を形成して、電
流源用ＤＦＥＴのソースをＶｓｓに接続するＡｆｌ配線
７　（７ｔ　、　７２　、−）を形成して完成する。
第３図はこの実施例によるＧａＡｓ　　ＩＧを等価回路
的に示したものである。二つの論理ゲート間を接続する
ＭＩＭ配線５がバイパス・コンデンサＣＦを一体化した
ものとなっている。この実施例の場合、ＭＩＭ配線５の
１ｍ当りの層間容量は約６００ｆＦであり、一方対地容
量は１１１１１当り約８０ｆＦである。従って、容量比
ＣＦ／ＣＬは約７．５である。バイパス・コンデンサが
ない場合と比べると、同じ消費電力（Ｖｏ　ｏ−１，５
Ｖ。
Ｖａａ＝−１，ＯＶ、消費電力的０．８ｍＷ／ゲート）
で１．６倍の高速動作が可能であった。
また第１図から明らかなように、この実施例ではバイパ
ス・コンデンサとして特別の占有領域をとっていない。
例えばバイパス・コンデンサを設けない場合について第
１図と同様なＧａＡＳＩＣを形成した場合のレイアウト
を第１図に対応させて示すと第４図のようになる。第１
図のＭＩＭ配線５の部分に、Ａｎ配線６ｔ　、　６２　
、・・・と同時に通常の／’ｌ配線６日が配設される。
他の部分は全く第１図と同じである。第１図と第４図を
比較して明らかなように、この実施例によれば、従来と
同じパターン・レイアウトによりチップ面積の増大を伴
うことなく、バイパス・コンデンサを集積形成できるこ
とになる。しかも、ＭＩＭ配線５が長くなればそれに対
応してバイパス・コンデンサの客間は大きくなるから、
バイパス・コンデンサを独立に設ける場合に配線長に応
じてその大きさを設計するという煩わしさがなく、レイ
アウト設計は極めて容易になる。
本発明は上記した実施例に限られるものではない。例え
ば実施例ではＭＩＭ配線として、Ａｎ／ＳｉＯ２／Ａｎ
を用いたが、この材料は適当に変更することができる。
ＭＩＭ配線の形成は、下部導体膜、絶縁膜、下部導体膜
を連続的に形成した後、この積層膜をパターン形成する
方法の他に、下部導体膜をパターン形成し、この上に絶
縁膜を介して下部導体膜に重なるように上部導体膜をパ
ターン形成する方法を用いてもよい。また実施例ではＧ
ａＡＳ　　ＩＧを説明したが、本発明はＳｌその他の半
導体材料を用いた集積回路にも同様に適用することが可
能である。
［発明の効果コ 以上述べたように本発明によれば、バイパス・コンデン
サを一体化したＭＩＭ構造の配線を用いることにより、
長い配線長を必要とする大規模集積回路の無用なチップ
面積の増大を伴うことなく、レイアウト設計を容易にす
ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例にがかるＧａＡＳＩＣのレイ
アウト図、第２図は第１図のＡ−Ａ＝断面図、第３図は
同じくその等価回路図、第４図は従来法によるレイアウ
トを第１図に対応させて示す図、第５図はＧａＡＳ論理
ゲートの一例を示す図、第６図はこれを改良したＧａＡ
Ｓ論理ゲートを示す図である。 １・・・半絶縁性ＧａＡＳ基板、２・・・ｎ型活性層、
３・・・ショットキー・ゲート電極、４・・・オーミッ
ク電極、５・・・ＭＩＭ配線、６，７・・・Ａρ配線、
８・・・層間絶縁膜、９・・・ｎ＋型層、Ｑｌ・・・負
荷ＤＦＥＴ。 Ｑ２・・・ドライバＥＦＥＴ、Ｑ３・・・電流源用ＤＦ
ＥＴ１Ｄ・・・ショットキーダイオード、ＣＬ・・・配
線容１、ＣＦ・・・バイパス・コンデンサ。 出願人代理人　弁理士　鈴江武彦 第６図 −９１ハ

Claims (1)

    【特許請求の範囲】
  1. 基板上に所望の回路が集積形成され、第１のノードと第
    ２のノード間にバイパス・コンデンサを有し、第１のノ
    ードにつながる負荷容量の大きい配線を有する半導体集
    積回路装置において、前記配線とバイパス・コンデンサ
    を、第１のノードに接続される下部導体膜に絶縁膜を介
    して第２のノードに接続される上部導体膜が積層された
    一体構造としたことを特徴とする半導体集積回路装置。
JP61086606A 1986-04-15 1986-04-15 半導体集積回路装置 Pending JPS62243345A (ja)

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