JPS5864048A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5864048A JPS5864048A JP16304781A JP16304781A JPS5864048A JP S5864048 A JPS5864048 A JP S5864048A JP 16304781 A JP16304781 A JP 16304781A JP 16304781 A JP16304781 A JP 16304781A JP S5864048 A JPS5864048 A JP S5864048A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- wiring
- region
- wiring electrode
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路ｆｉｔ （Ｉ Ｃ）０構造に係
ｎ、＊に半絶縁性半導体基板を用いる高速、高集積ＩＣ
ｋ於ける配線の構造に関する。
ｎ、＊に半絶縁性半導体基板を用いる高速、高集積ＩＣ
ｋ於ける配線の構造に関する。
高集積度の半導体ＩＣＫ於ては、一般にチップ・サイズ
が大きく表９電源配線の長さも長くな゛るｉそ０ため配
線の自己インダクタンスや抵抗が大きくなり、受電端（
論理素子が接続されている部分）で［８インピーダンス
が高くなるので雑音等Ｏ誘導を受は易くなる０ そしてその結果（１）スイッチング速度が週くなる１（
２）正常なスイッチング動作管しない、（３）誤動作を
する、等の問題が生ずる。この点を改響するｋはＷ＃配
ＩＩＯ要所にバイパス・コンデンサを入れて電瀞イーン
ビーダンスを下ければ良い・従９てシリコン（８１）等
比較的低抵抗の半導体基板を用いる従来ｅＭＯ８ＩＣや
バイポーラＩＣＫ於ては、基板、０上・面部に異種導′
＃ＩＷ１．領域を設け、該異種導電型領域上に直かＫｗ
ｍ配結を施す方法が一般に用いられる。そして核力法に
於ては、異種導電型領域と基板間に形成されるＰＮ接合
が逆方向にバイアスされるような電位を電か配線と基板
間に付与することにより、ＰＮ接合に於ける空乏層の拡
低下する・ しかし最近、高速用に開発されている半導体ＩＣｋ社で
は、該ＩＣが半絶縁性の半導体基板上に形成されるため
に、上記手段が有効に適用できない。
が大きく表９電源配線の長さも長くな゛るｉそ０ため配
線の自己インダクタンスや抵抗が大きくなり、受電端（
論理素子が接続されている部分）で［８インピーダンス
が高くなるので雑音等Ｏ誘導を受は易くなる０ そしてその結果（１）スイッチング速度が週くなる１（
２）正常なスイッチング動作管しない、（３）誤動作を
する、等の問題が生ずる。この点を改響するｋはＷ＃配
ＩＩＯ要所にバイパス・コンデンサを入れて電瀞イーン
ビーダンスを下ければ良い・従９てシリコン（８１）等
比較的低抵抗の半導体基板を用いる従来ｅＭＯ８ＩＣや
バイポーラＩＣＫ於ては、基板、０上・面部に異種導′
＃ＩＷ１．領域を設け、該異種導電型領域上に直かＫｗ
ｍ配結を施す方法が一般に用いられる。そして核力法に
於ては、異種導電型領域と基板間に形成されるＰＮ接合
が逆方向にバイアスされるような電位を電か配線と基板
間に付与することにより、ＰＮ接合に於ける空乏層の拡
低下する・ しかし最近、高速用に開発されている半導体ＩＣｋ社で
は、該ＩＣが半絶縁性の半導体基板上に形成されるため
に、上記手段が有効に適用できない。
従って半胞緑性基板を用いる高速ＩＣＥ於ては、Ｗ＃イ
ンピーダンスを下げるために、１枦配線の幅を広くした
り又そＯ長さ管短かくするという手段に頼らざるを得す
、従９て高集積ｙＩｔＣ高密蜆・大面積）のｒｃｔ集現
することは極めて困離であＺという問題がありた・ 本発明は上記間ＩｉＡを除去する目的で、中絶縁性半導
体基板上に形成すゐことが可能な、低下インピーダンス
を有する配線構造を提供する・即ち本発明は、半絶縁性
半導体基板を用い石半導体ＩＣ１ｒ於て、半絶縁性半導
体基板に低比抵抗２の配線電極を設け、低比抵抗領域と
諮２０配線１１ｉ極間の絶縁膜の容量ｆ館２０配線電極
０バイパス・コンデンサとして用いゐことな特徴とする
・以下本発ｔａｔ、ｇを用い実施例について詳細に説明
する・ 第１図（Ｊｉ）及び（ｂ）は本発明０機能を説明するた
めの部分断面図、第２図（ａ）乃至（ｆｌは本発９１０
構造を形成する方法に於ける一実施例の工程断面図、第
３閣及び第４１１ｐ異なる一実施例の透視平面模式図、
錆５図（鳳）は他の一実施例の透視平面模式図、１１５
１１（ｂ）はそＯムーＡ′矢視断面図、第６図（ａ）＆
；ｉ更に他〇一実施例の透視平１ｉＩ模式図％籐６図（
ｂ）及Ｕ（Ｃｕｄソｔ）Ｂ−Ｂ’及びｃ−ｃｌ矢視断′
ｒ＃図である・ 零発−の構造に於てけ、例えばｆａ１図（ａ）成るいは
（ｂ） Ｋ示すように、ガリウム砒１ｅ（ＧａＡ畠）等
の半絶縁性半導体基板１の上面Ｗ＆に例えば低比抵抗を
有するＮ”ｌｌ領域２が設けられておプ・該Ｎ＋型領域
２０上面の一部に該領域と直かに魯すゐ比較的広い面積
Ｏ金ゲルマニウム／会（ＡｕＧ＠／Ａｕ）等０＠１０配
線電ｌｋ３が形成されておシ、ｌｊ！第１０配線電１１
３及び前記Ｎ、領域２上にこれらを覆う二酸化シリボン
（ｇｉｎｓ）等ＯＩ？鍬膜４が形成されてシカ、＃絶縁
膜４上ＩＩｃ前記第１の配線電１Ｉｋ３に隣善して一本
成るいは二本のチタン／白金／金（Ｔ轟／Ｐｔ／Ａｕ）
等からなる第２の配線電極５成るいはＳ〜ｌｂが形成さ
れてなうている。
ンピーダンスを下げるために、１枦配線の幅を広くした
り又そＯ長さ管短かくするという手段に頼らざるを得す
、従９て高集積ｙＩｔＣ高密蜆・大面積）のｒｃｔ集現
することは極めて困離であＺという問題がありた・ 本発明は上記間ＩｉＡを除去する目的で、中絶縁性半導
体基板上に形成すゐことが可能な、低下インピーダンス
を有する配線構造を提供する・即ち本発明は、半絶縁性
半導体基板を用い石半導体ＩＣ１ｒ於て、半絶縁性半導
体基板に低比抵抗２の配線電極を設け、低比抵抗領域と
諮２０配線１１ｉ極間の絶縁膜の容量ｆ館２０配線電極
０バイパス・コンデンサとして用いゐことな特徴とする
・以下本発ｔａｔ、ｇを用い実施例について詳細に説明
する・ 第１図（Ｊｉ）及び（ｂ）は本発明０機能を説明するた
めの部分断面図、第２図（ａ）乃至（ｆｌは本発９１０
構造を形成する方法に於ける一実施例の工程断面図、第
３閣及び第４１１ｐ異なる一実施例の透視平面模式図、
錆５図（鳳）は他の一実施例の透視平面模式図、１１５
１１（ｂ）はそＯムーＡ′矢視断面図、第６図（ａ）＆
；ｉ更に他〇一実施例の透視平１ｉＩ模式図％籐６図（
ｂ）及Ｕ（Ｃｕｄソｔ）Ｂ−Ｂ’及びｃ−ｃｌ矢視断′
ｒ＃図である・ 零発−の構造に於てけ、例えばｆａ１図（ａ）成るいは
（ｂ） Ｋ示すように、ガリウム砒１ｅ（ＧａＡ畠）等
の半絶縁性半導体基板１の上面Ｗ＆に例えば低比抵抗を
有するＮ”ｌｌ領域２が設けられておプ・該Ｎ＋型領域
２０上面の一部に該領域と直かに魯すゐ比較的広い面積
Ｏ金ゲルマニウム／会（ＡｕＧ＠／Ａｕ）等０＠１０配
線電ｌｋ３が形成されておシ、ｌｊ！第１０配線電１１
３及び前記Ｎ、領域２上にこれらを覆う二酸化シリボン
（ｇｉｎｓ）等ＯＩ？鍬膜４が形成されてシカ、＃絶縁
膜４上ＩＩｃ前記第１の配線電１Ｉｋ３に隣善して一本
成るいは二本のチタン／白金／金（Ｔ轟／Ｐｔ／Ａｕ）
等からなる第２の配線電極５成るいはＳ〜ｌｂが形成さ
れてなうている。
そして上記構造に於て、例えばＩＩＥＩＯ配―電極配管
電極３し、第２の配４１８．５ｍ、ｓｂ＃ｃ所ｍ。
電極３し、第２の配４１８．５ｍ、ｓｂ＃ｃ所ｍ。
駆動電１１Ｂ、Ｈａ、Ｂｂ ８４１続した際にけ、替地
Ｇされた＃Ｂ１の配線電極３にオーシックに接続するＮ
＋＃ＩＩＪｌ域２と８ｇ２の配−５＃ ５ｍ、５ｂの関
には絶縁膜の誘電率、厚さに見合うた容量Ｃ−Ｃａｔｃ
ｂが形成される・従うてこれら第２０配線５゜５ａｅ５
ｂは前と容量からなるバイパス・コンデンサで替地され
た形になり１配−〇インピーダンスは低下する。
Ｇされた＃Ｂ１の配線電極３にオーシックに接続するＮ
＋＃ＩＩＪｌ域２と８ｇ２の配−５＃ ５ｍ、５ｂの関
には絶縁膜の誘電率、厚さに見合うた容量Ｃ−Ｃａｔｃ
ｂが形成される・従うてこれら第２０配線５゜５ａｅ５
ｂは前と容量からなるバイパス・コンデンサで替地され
た形になり１配−〇インピーダンスは低下する。
本発明の構造は上記のような械璽ヒｔＶするが、Ｖ！構
造を形成する際に、従来に比べて特に複雑な工程を追加
する必要はない・次にその方法の一例ｅｊＫ２１１（ａ
）乃至（ｆ）＃ｃ沿９て工程Ｉｌｌ Ｋ ｉｉＱ 明ス
ｈ ＊絽２＆１（ａ）は半絶縁性ＧｉムＳ基糎１１面に
８１缶農等管マスクとして選択的＃！ｃ例えばシリコン
・イオン（Ｓｌ”）を注入エネルギー５４（Ｋｅｙ）、
注入量１．０８Ｘ１０”Ｃａｔｍ／ｄ〕ｆ１ＭＰｔｔ）
条件で注入した後、該基［面を８１０＠膜勢で覆り゛て
８００（ロ）程度のアニール処ｍｔ−施して、素子を設
けようとするＮ型活性領域１２を形成した状ｍｔ示して
いる・次いで第２図（ｂ）は通常のスパッタリング法及
びプラズマ・エツチング法を用い、前記ＮＷＡ活性領域
１２上にチタン／タングステン（ＴＯＷ）シリサイド等
からなるシ璽ットキ・ゲート電＠１３ｆ形成した状態を
示している・次いで＠２図（Ｃ）は鋏基鈑上に本発明の
配線構造に用いられるＮ 領域形成−及び前記活性領域
面を表出する窓を有する８１０、膜等を形成し、該Ｓｉ
０ｇ膜等及び前記シ盲ット中・ゲート電極をマスクとし
て、例えば注入エネルギー１７５ （Ｋｅｙ）、注入量
１．７Ｘ１０”（ａｔｍ７’ｃｒｄ ）程度の条件で８
１ を選択的に注入した後、前Ｐ同様のアニール処理を
施して、活性領域１２内ＫＮＷソース領域１４及びＮ！
Ｉｔドレイン領域１５を、又ＧＩＡＩ基板１１の上面ｉ
ｌｌ： Ｉ ＸＩＯ’（ａｔｍ／Ｃｍ” ）程ｑｏｆ３
１ビーク濃Ｉｔを有するＮ＋型領領域１ｅｔ形成した状
ｍｔ−示している・なｉ？この状態で活性領域ｋＦｉＦ
ＥＴが形成される。次いで第２１１（ｂ）は通常のフォ
シ・プロセス、蒸着、す７トオ７法を朧次用いて、前記
ソース、ドレイン領域上に例えば金ゲニマニウム／金か
らなるソース電極１フ、・ドレイン電極１８を一又前記
Ｎ＋濡領域１６上に第１０配曽電１ｔ１９を形成した状
態を示している・なおこれら電極は下部の牛導体層とオ
ー１ツク接続させるために４５０（ロ）程度のア四イン
グ処理がなされる◎次いで第２図（ｅ）は化学気相成長
（ＣＶＤ）法等ｔｍ％／％て、上記電極上を覆う例えば
ＳＩＯ−膜２０９形成し★状態を示している。
造を形成する際に、従来に比べて特に複雑な工程を追加
する必要はない・次にその方法の一例ｅｊＫ２１１（ａ
）乃至（ｆ）＃ｃ沿９て工程Ｉｌｌ Ｋ ｉｉＱ 明ス
ｈ ＊絽２＆１（ａ）は半絶縁性ＧｉムＳ基糎１１面に
８１缶農等管マスクとして選択的＃！ｃ例えばシリコン
・イオン（Ｓｌ”）を注入エネルギー５４（Ｋｅｙ）、
注入量１．０８Ｘ１０”Ｃａｔｍ／ｄ〕ｆ１ＭＰｔｔ）
条件で注入した後、該基［面を８１０＠膜勢で覆り゛て
８００（ロ）程度のアニール処ｍｔ−施して、素子を設
けようとするＮ型活性領域１２を形成した状ｍｔ示して
いる・次いで第２図（ｂ）は通常のスパッタリング法及
びプラズマ・エツチング法を用い、前記ＮＷＡ活性領域
１２上にチタン／タングステン（ＴＯＷ）シリサイド等
からなるシ璽ットキ・ゲート電＠１３ｆ形成した状態を
示している・次いで＠２図（Ｃ）は鋏基鈑上に本発明の
配線構造に用いられるＮ 領域形成−及び前記活性領域
面を表出する窓を有する８１０、膜等を形成し、該Ｓｉ
０ｇ膜等及び前記シ盲ット中・ゲート電極をマスクとし
て、例えば注入エネルギー１７５ （Ｋｅｙ）、注入量
１．７Ｘ１０”（ａｔｍ７’ｃｒｄ ）程度の条件で８
１ を選択的に注入した後、前Ｐ同様のアニール処理を
施して、活性領域１２内ＫＮＷソース領域１４及びＮ！
Ｉｔドレイン領域１５を、又ＧＩＡＩ基板１１の上面ｉ
ｌｌ： Ｉ ＸＩＯ’（ａｔｍ／Ｃｍ” ）程ｑｏｆ３
１ビーク濃Ｉｔを有するＮ＋型領領域１ｅｔ形成した状
ｍｔ−示している・なｉ？この状態で活性領域ｋＦｉＦ
ＥＴが形成される。次いで第２１１（ｂ）は通常のフォ
シ・プロセス、蒸着、す７トオ７法を朧次用いて、前記
ソース、ドレイン領域上に例えば金ゲニマニウム／金か
らなるソース電極１フ、・ドレイン電極１８を一又前記
Ｎ＋濡領域１６上に第１０配曽電１ｔ１９を形成した状
態を示している・なおこれら電極は下部の牛導体層とオ
ー１ツク接続させるために４５０（ロ）程度のア四イン
グ処理がなされる◎次いで第２図（ｅ）は化学気相成長
（ＣＶＤ）法等ｔｍ％／％て、上記電極上を覆う例えば
ＳＩＯ−膜２０９形成し★状態を示している。
次いで嬉２ｗげ）は、グッズマ・エツチング法等により
前記８１０＠膜２０に所望のスルーホールを形成した後
、スパッタリ／ダ、イオン・電−リング等の工１１を妊
て、Ｓｉ缶腹膜２０上ＫＳＴ轟Ｐｔ／Ａｕ等の三層構造
を有し、前記ンース電極１７に接すゐソ゛−ス配［２１
，前記ドレイン電極１８に優するドレイｙ配線２２．及
び電極配線２３を形成した状態を示している０１にお上
記ドレイン配線２２１１Ｃ＊続する電極配線２３ａ、前
記碇−領域１６の上部領域に形成する・従つて該電―配
置！１２Ｂ即ち第２の配線電極は接地電極即ち第１の配
線電極１９にオーＺツクｉＩＩ絖するＮ”ｌｌｌ領域と
、８１０．膜２０を誘電体層とするコンデンサによりバ
イパスされた構造ｋｅる・ 次に本発１１Ｏ構造を高速ＩＣＫ適用した実施例につい
て、透視平面模式図及び要部断面Ｉｌｌを用いて説−す
る。
前記８１０＠膜２０に所望のスルーホールを形成した後
、スパッタリ／ダ、イオン・電−リング等の工１１を妊
て、Ｓｉ缶腹膜２０上ＫＳＴ轟Ｐｔ／Ａｕ等の三層構造
を有し、前記ンース電極１７に接すゐソ゛−ス配［２１
，前記ドレイン電極１８に優するドレイｙ配線２２．及
び電極配線２３を形成した状態を示している０１にお上
記ドレイン配線２２１１Ｃ＊続する電極配線２３ａ、前
記碇−領域１６の上部領域に形成する・従つて該電―配
置！１２Ｂ即ち第２の配線電極は接地電極即ち第１の配
線電極１９にオーＺツクｉＩＩ絖するＮ”ｌｌｌ領域と
、８１０．膜２０を誘電体層とするコンデンサによりバ
イパスされた構造ｋｅる・ 次に本発１１Ｏ構造を高速ＩＣＫ適用した実施例につい
て、透視平面模式図及び要部断面Ｉｌｌを用いて説−す
る。
第３１１＃１ｌｌ１１０１１１１に配置／ａ（例Ｌハｍ
ｌ／１４１１極）３１を暢広く（低インビニダンス形状
）形成し、これｒ＃ＩＩＬＮ”Ｗ領域３３上部に一本の
第２の電極鹸纏Ｃ例えば電−配線）３２を設けた単−電
−ＩＣの一実ＩＩ／ＩＡｆ１である。そして図中３１’
、３２’は枝配線％３４町へ３４Ｘは単位回路、Ｂは駆
動電源、Ｇは接地を示す・ 菖４■は第１の電極配線３１を幅広く形成し、これに近
接しＸｓ領域３３の上部に二本の第２の電極配線３２８
．３２ｂを設けた二重−ＩＣ〇一実施例’Ｔ：ｈ２ｈ＠
ソシテＴＩＪ中３１’ｅ ３２ｍ’＃ ３２ｂ’社枝配
線、３４１〜３４Ｘは単位回路、Ｂ及び−Ｂは駆動電−
１Ｇは接地を示す。
ｌ／１４１１極）３１を暢広く（低インビニダンス形状
）形成し、これｒ＃ＩＩＬＮ”Ｗ領域３３上部に一本の
第２の電極鹸纏Ｃ例えば電−配線）３２を設けた単−電
−ＩＣの一実ＩＩ／ＩＡｆ１である。そして図中３１’
、３２’は枝配線％３４町へ３４Ｘは単位回路、Ｂは駆
動電源、Ｇは接地を示す・ 菖４■は第１の電極配線３１を幅広く形成し、これに近
接しＸｓ領域３３の上部に二本の第２の電極配線３２８
．３２ｂを設けた二重−ＩＣ〇一実施例’Ｔ：ｈ２ｈ＠
ソシテＴＩＪ中３１’ｅ ３２ｍ’＃ ３２ｂ’社枝配
線、３４１〜３４Ｘは単位回路、Ｂ及び−Ｂは駆動電−
１Ｇは接地を示す。
第５図（畦は雛ｌの配線電極を二箇所に設け１それぞれ
Ｏ配線電極を接地電也成るいは駆動電極電極として用い
二畳Ｓにバイパス・コンテｙすを介在せしめた単一電源
ＩＣ〇一実施例に於ける透視平面模式図で、第５＊φ）
ＦｉそのＡ−Ａ’矢視断面図である。そして図中３１”
ｓ’３１１）ＩＩｉ第１の配線電極、３１”＊３１”は
枝配線、３２暑、３２ｂは第２の配線電極、３３〜３３
ｈａＮ“１領域１３４ａ 〜３４Ｘは単位回路％３５は
５ｉＯｔ展ｑ ３６はスルーホール、Ｂは駆動電源、Ｇ
ｉｉ接地を示す・なお該構造に於ては第１の配線電極３
１１と３１ｂは下層に形成され、これら第１０配線電極
はスルーホール３６ｔ−介して上層に導出された枝配線
３１”＊ ３１ｂ’により、他ＯＮ十型領域上の第２０
配線電極３２ｍ成るいは＄２ｂと接続される。
Ｏ配線電極を接地電也成るいは駆動電極電極として用い
二畳Ｓにバイパス・コンテｙすを介在せしめた単一電源
ＩＣ〇一実施例に於ける透視平面模式図で、第５＊φ）
ＦｉそのＡ−Ａ’矢視断面図である。そして図中３１”
ｓ’３１１）ＩＩｉ第１の配線電極、３１”＊３１”は
枝配線、３２暑、３２ｂは第２の配線電極、３３〜３３
ｈａＮ“１領域１３４ａ 〜３４Ｘは単位回路％３５は
５ｉＯｔ展ｑ ３６はスルーホール、Ｂは駆動電源、Ｇ
ｉｉ接地を示す・なお該構造に於ては第１の配線電極３
１１と３１ｂは下層に形成され、これら第１０配線電極
はスルーホール３６ｔ−介して上層に導出された枝配線
３１”＊ ３１ｂ’により、他ＯＮ十型領域上の第２０
配線電極３２ｍ成るいは＄２ｂと接続される。
第６図（１１はＮ“層領域を二箇所に設け、相互に接続
された第１０配線電極を両Ｎ〜領域上Ｏ下層部に設け、
相互に接続された第２の配線電極を・両Ｎ＋波領域上の
上層ｓＫ設けることによシ、二要部にバイパス・コンデ
ンサを介在せしめた単−電−ＩＣの一実施例に於ける透
視平面模式図で一第６＠Φ）及び（Ｃ）はそのＢ−Ｂ’
及びｃ−ｃ’矢視断面図である０そして図中３１ｍ、３
１ｂは第１の配線電極−３１′ はその枝配線％ ３
２ｍ、 ３２ｂｉｊｌｌｉ２の配線電極・３２／はその
枝配線・３３１，３３ｂはＮ＋ＩＭ領域３４ｍ−３４Ｘ
Ｆｉ単位回路、３５はＳＩＯ，膜、Ｂは躯動電源、ＧＩ
／ｉ接地を示す・ 以上説明したように本発明の構造を適用すればｌＧｍＡ
ｓ等の半絶縁性半導体基板を用いて形成する高速ＩＣＫ
於けるＩ＃７ｉυ配線にバイパス・コンデンサを付加す
ることが極めて容易である◎従らて本発明によりば１ス
イッチング速度が連＜、シかも誤動作の々い高集積度の
高速半導体ＩＣを形成することか出来る・
された第１０配線電極を両Ｎ〜領域上Ｏ下層部に設け、
相互に接続された第２の配線電極を・両Ｎ＋波領域上の
上層ｓＫ設けることによシ、二要部にバイパス・コンデ
ンサを介在せしめた単−電−ＩＣの一実施例に於ける透
視平面模式図で一第６＠Φ）及び（Ｃ）はそのＢ−Ｂ’
及びｃ−ｃ’矢視断面図である０そして図中３１ｍ、３
１ｂは第１の配線電極−３１′ はその枝配線％ ３
２ｍ、 ３２ｂｉｊｌｌｉ２の配線電極・３２／はその
枝配線・３３１，３３ｂはＮ＋ＩＭ領域３４ｍ−３４Ｘ
Ｆｉ単位回路、３５はＳＩＯ，膜、Ｂは躯動電源、ＧＩ
／ｉ接地を示す・ 以上説明したように本発明の構造を適用すればｌＧｍＡ
ｓ等の半絶縁性半導体基板を用いて形成する高速ＩＣＫ
於けるＩ＃７ｉυ配線にバイパス・コンデンサを付加す
ることが極めて容易である◎従らて本発明によりば１ス
イッチング速度が連＜、シかも誤動作の々い高集積度の
高速半導体ＩＣを形成することか出来る・
第１図（１）及び（ｂ）は本発明の詳細な説明するため
の部分断面図、第２図（鳳）乃至げ）は本発明の構造を
形成する方法に於ける一実施例の工程断面図、第Ｊ ３図及び第４図に異なる一実施例の透視平面模式図、第
５図（１）は他〇一実施例の透視平面模式図、第５図（
ｂ）社そのＡ−Ａ’矢視断面図、第６図（ｆｉｌは更に
他の一実施例の透視平面模式図％３６図（ｂ）及び（Ｃ
）はそ０Ｂ−Ｂ’及びｃ−ｃ’矢視断面図であるＯ 図に於て、１？を半絶縁性半導体基板、Ｌ３Ｌ３３Ｊｌ
、３３ｂはＮ〜領領域３，３３，３１１１．３１ｂは第
一〇配線電極、４は絶縁膜、５ ｅ ３２１３２ ｍｍ
３２ｂは第二の配線電極、３１／、３１ｍ’ｅ ３１ｂ
’３２’＃ ３２１’＃ ３２ｂ’は枝配線、３４Ｍ４
３４には単位回路、３５は二酸化シリコン膜、３６はス
ルーホール、ＣＩ （ａ、Ｃｂは容量、Ｇ＃ｉ譬地、Ｂ
。
の部分断面図、第２図（鳳）乃至げ）は本発明の構造を
形成する方法に於ける一実施例の工程断面図、第Ｊ ３図及び第４図に異なる一実施例の透視平面模式図、第
５図（１）は他〇一実施例の透視平面模式図、第５図（
ｂ）社そのＡ−Ａ’矢視断面図、第６図（ｆｉｌは更に
他の一実施例の透視平面模式図％３６図（ｂ）及び（Ｃ
）はそ０Ｂ−Ｂ’及びｃ−ｃ’矢視断面図であるＯ 図に於て、１？を半絶縁性半導体基板、Ｌ３Ｌ３３Ｊｌ
、３３ｂはＮ〜領領域３，３３，３１１１．３１ｂは第
一〇配線電極、４は絶縁膜、５ ｅ ３２１３２ ｍｍ
３２ｂは第二の配線電極、３１／、３１ｍ’ｅ ３１ｂ
’３２’＃ ３２１’＃ ３２ｂ’は枝配線、３４Ｍ４
３４には単位回路、３５は二酸化シリコン膜、３６はス
ルーホール、ＣＩ （ａ、Ｃｂは容量、Ｇ＃ｉ譬地、Ｂ
。
Claims (1)
- ・ 半絶縁性の半導体基板を用いる半導体集積回路装ｆ
ｌｌＫ於て、低比抵抗領域上に直かに形成された第１の
配線電極と絶縁膜−及び前記絶縁膜上に形成され且つ前
記第１の配線電ａｒｓｎする第２０配線電極管有してな
ることを特徴とする半導体集積回路装置・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16304781A JPS5864048A (ja) | 1981-10-13 | 1981-10-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16304781A JPS5864048A (ja) | 1981-10-13 | 1981-10-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864048A true JPS5864048A (ja) | 1983-04-16 |
| JPS6249734B2 JPS6249734B2 (ja) | 1987-10-21 |
Family
ID=15766164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16304781A Granted JPS5864048A (ja) | 1981-10-13 | 1981-10-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864048A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59228732A (ja) * | 1983-06-10 | 1984-12-22 | Toshiba Corp | マスタスライス型半導体装置 |
| JPS62243345A (ja) * | 1986-04-15 | 1987-10-23 | Toshiba Corp | 半導体集積回路装置 |
| US5687109A (en) * | 1988-05-31 | 1997-11-11 | Micron Technology, Inc. | Integrated circuit module having on-chip surge capacitors |
| US6114756A (en) * | 1998-04-01 | 2000-09-05 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit leadframes |
| US6124625A (en) * | 1988-05-31 | 2000-09-26 | Micron Technology, Inc. | Chip decoupling capacitor |
| US6414391B1 (en) | 1998-06-30 | 2002-07-02 | Micron Technology, Inc. | Module assembly for stacked BGA packages with a common bus bar in the assembly |
| US6420739B1 (en) | 1998-05-19 | 2002-07-16 | Murata Manufacturing Co., Ltd. | GaAs semiconductor device having a capacitor |
-
1981
- 1981-10-13 JP JP16304781A patent/JPS5864048A/ja active Granted
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59228732A (ja) * | 1983-06-10 | 1984-12-22 | Toshiba Corp | マスタスライス型半導体装置 |
| JPS62243345A (ja) * | 1986-04-15 | 1987-10-23 | Toshiba Corp | 半導体集積回路装置 |
| US5687109A (en) * | 1988-05-31 | 1997-11-11 | Micron Technology, Inc. | Integrated circuit module having on-chip surge capacitors |
| US6124625A (en) * | 1988-05-31 | 2000-09-26 | Micron Technology, Inc. | Chip decoupling capacitor |
| US6184568B1 (en) | 1988-05-31 | 2001-02-06 | Micron Technology, Inc. | Integrated circuit module having on-chip surge capacitors |
| US6448628B2 (en) | 1988-05-31 | 2002-09-10 | Micron Technology, Inc. | Chip decoupling capacitor |
| US6730994B2 (en) | 1998-04-01 | 2004-05-04 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit lead frames and methods |
| US6114756A (en) * | 1998-04-01 | 2000-09-05 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit leadframes |
| US6265764B1 (en) | 1998-04-01 | 2001-07-24 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit lead frames |
| US6396134B2 (en) | 1998-04-01 | 2002-05-28 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit lead frames |
| US6531765B2 (en) | 1998-04-01 | 2003-03-11 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit lead frames and method |
| US6420739B1 (en) | 1998-05-19 | 2002-07-16 | Murata Manufacturing Co., Ltd. | GaAs semiconductor device having a capacitor |
| US6414391B1 (en) | 1998-06-30 | 2002-07-02 | Micron Technology, Inc. | Module assembly for stacked BGA packages with a common bus bar in the assembly |
| US6563217B2 (en) | 1998-06-30 | 2003-05-13 | Micron Technology, Inc. | Module assembly for stacked BGA packages |
| US6838768B2 (en) | 1998-06-30 | 2005-01-04 | Micron Technology Inc | Module assembly for stacked BGA packages |
| US7279797B2 (en) | 1998-06-30 | 2007-10-09 | Micron Technology, Inc. | Module assembly and method for stacked BGA packages |
| US7396702B2 (en) | 1998-06-30 | 2008-07-08 | Micron Technology, Inc. | Module assembly and method for stacked BGA packages |
| US7400032B2 (en) | 1998-06-30 | 2008-07-15 | Micron Technology, Inc. | Module assembly for stacked BGA packages |
| US7408255B2 (en) | 1998-06-30 | 2008-08-05 | Micron Technology, Inc. | Assembly for stacked BGA packages |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6249734B2 (ja) | 1987-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0139878B1 (ko) | 안티퓨즈소자를 갖춘 반도체장치 및 에프피지에이의 제조방법 | |
| US6121659A (en) | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit | |
| US4128670A (en) | Fabrication method for integrated circuits with polysilicon lines having low sheet resistance | |
| CN105340071B (zh) | 在绝缘体下方具有互连的绝缘体上覆半导体集成电路 | |
| US4329706A (en) | Doped polysilicon silicide semiconductor integrated circuit interconnections | |
| US5889306A (en) | Bulk silicon voltage plane for SOI applications | |
| US4890142A (en) | Power MOS transistor structure | |
| JP4717855B2 (ja) | 静電的に制御されるトンネリング・トランジスタ | |
| US4853894A (en) | Static random-access memory having multilevel conductive layer | |
| CN103443924B (zh) | 具有栅电极的碳化硅半导体器件 | |
| JP2001028443A (ja) | 半導体装置およびその製造方法 | |
| CN101427373B (zh) | 用于制造包含每单位面积有高电容的电容器的半导体组件的方法 | |
| JP2001230423A (ja) | Ｓｏｉｍｏｓｆｅｔデバイスおよびその形成方法 | |
| TW548852B (en) | Semiconductor device | |
| US6531753B1 (en) | Embedded conductor for SOI devices using a buried conductive layer/conductive plug combination | |
| US20040026762A1 (en) | Semiconductor device | |
| TWI786872B (zh) | 積體電路及其製造方法 | |
| JPH027471A (ja) | ポリシリコンショットキーダイオード | |
| JPH08509841A (ja) | 高い集積密度のための電流接続部分を有する半導体素子 | |
| JPS5864048A (ja) | 半導体集積回路装置 | |
| US7238591B1 (en) | Heat removal in SOI devices using a buried oxide layer/conductive layer combination | |
| TWI459538B (zh) | 並聯電容器及具有並聯電容器之射頻功率電晶體 | |
| JPH11135799A (ja) | 半導体集積回路及びその製造方法 | |
| US6603142B1 (en) | Antifuse incorporating tantalum nitride barrier layer | |
| US20230260867A1 (en) | Heat dispersion layers for double sided interconnect |