FR2493045A1 - Structure de capacite dans un circuit integre a deux niveaux de metallisation et procede de fabrication - Google Patents
Structure de capacite dans un circuit integre a deux niveaux de metallisation et procede de fabrication Download PDFInfo
- Publication number
- FR2493045A1 FR2493045A1 FR8022660A FR8022660A FR2493045A1 FR 2493045 A1 FR2493045 A1 FR 2493045A1 FR 8022660 A FR8022660 A FR 8022660A FR 8022660 A FR8022660 A FR 8022660A FR 2493045 A1 FR2493045 A1 FR 2493045A1
- Authority
- FR
- France
- Prior art keywords
- layer
- silica
- nitride
- metallization
- locations
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000001465 metallisation Methods 0.000 title claims abstract description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 57
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 28
- 150000004767 nitrides Chemical class 0.000 claims abstract description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 239000000758 substrate Substances 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000000284 resting effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
- H01L27/016—Thin-film circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
LA PRESENTE INVENTION CONCERNE LE DOMAINE DE LA FABRICATION DES CIRCUITS INTEGRES AU-DESSUS D'UNE PLAQUETTE DE SILICIUM 10 ONT ETE DEPOSEES SUCCESSIVEMENT UNE COUCHE DE SILICE 20, UNE PREMIERE METALLISATION 30, UNE COUCHE DE NITRURE DE SILICIUM 40, UNE COUCHE DE SILICE 50, ET UNE DEUXIEME COUCHE DE METALLISATION 60. AINSI, DANS LES ZONES DE CROISEMENTS ENTRE LES PREMIERE ET DEUXIEME METALLISATIONS, CELLES-CI SONT SEPAREES PAR UNE DOUBLE COUCHE DIELECTRIQUE REDUISANT LA CAPACITE PARASITE. PAR CONTRE, DANS DES EMPLACEMENTS SOUHAITES, ON PEUT LAISSER SEULEMENT EN PLACE LA COUCHE DE NITRURE, ENTRE DES PORTIONS DE METALLISATIONS 61 ET 34 POUR OBTENIR DES CAPACITES DONT L'EPAISSEUR DE DIELECTRIQUE EST CONVENABLEMENT DEFINIE DE FACON REPETITIVE. APPLICATION A LA REDUCTION DES DIMENSIONS DES CIRCUITS INTEGRES.
Description
STRUCTURE DE CAPACITE DANS UN CIRCUIT
INTEGRE A DEUX NIVEAUX DE METALLISATION
ET PROCEDE DE FABRICATION
La présente invention concerne une structure de capacité dans un circuit intégré à deux niveaux de métallisation et son procédé de fabrication.
INTEGRE A DEUX NIVEAUX DE METALLISATION
ET PROCEDE DE FABRICATION
La présente invention concerne une structure de capacité dans un circuit intégré à deux niveaux de métallisation et son procédé de fabrication.
Dans le domaine de la fabrication des circuits intégrés sur substrat semiconducteur, notamment sur substrat de silicium, une des difficultés qui se pose réside dans la réalisation de condensateurs.
Couramment des capacités sont réalisées dans les circuits intégrés ou bien en utilisant une jonction polarisée en inverse ou bien en utilisas une partie dopée du semiconducteur comme première électrode, une couche de silice comme diélectrique et une métallisation comme deuxième électrode.
Comme l'indique notamment H. Lilen dans son ouvrage intitulé Circuits intégrés linéaires, quatrième édition, éditions radio 2978, page 45, dans le chapitre ou il traite des condensateurs : 1111 serait encore possible d'élaborer un condensateur selon la technique des films minces sur le substrat; pour ce faire, deux couches de métallisation sont réalisées de part et d'autre d'une couche d'oxyde". Lilen ajoute : "sauf exception, on verra par la suite que les schémas de circuits intégrés linéaires tendent à ignorer les condensateurs". En effet, les technologies classiques de fabrication conduisent à des éléments occupant une surface de silicium importante.
Par contre, la dernière possibilité que cite Lilen, à savoir réaliser un condensateur entre deux métallisations, n'avait pas donné lieu à des réalisations pratiques en raison des difficultés d'exécution que présenterait la structure proposée. Néanmoins, l'emploi d'une telle structure serait particulièrement intéressant étant donné qu'elle permettrait de superposer les condensateurs au-dessus du circuit intégré donc de limiter la perte de place due à la prévision de condensateurs.
La présente invention propose une structure de condensateurs réalisés à l'aide d'un double niveau de métallisation.
Un objet de la présente invention est de prévoir une telle structure qui soit particulièrement simple à fabriquér.
Un autre objet de la présente invention est de prévoir une telle structure qui soit compatible avec la fabrication simultanée d'autres éléments utilisant la double métallisation.
Pour atteindre ces objets, la présente invention prévoit une structure de capacité dans un circuit intégré à deux niveaux de métallisation dans laquelle la première plaque est constituée par une portion de première métallisation, la deuxième plaque par une portion de la deuxième métallisation, le diélectrique par une couche de nitrure de silicium et dans laquelle, aux emplacements où les deux métallisations se chevauchent en dehors des zones une capacité est souhaitée, ses métallisations sont séparées d'une part par la dite couche de nitrure d'autre part par une couche de silice plus épaisse.Aux emplacements où les deux métallisations se chevauchent et en dehors des zones où des capacités sont souhaitées, la deuxième métallisation peut notamment avoir un rôle d'écu ran servant à fixer le potentiel de surface, ce qui est particulièrement souhaitable quand le circuit intégré est commercialisé sous forme encapsulee dans un boîtier plastique et non pas dans un boîtier métallique ou céramique.
La présente invention prévoit un procédé de fabrication d'un circuit intégré à deux niveaux de métal lisation dans lequel on part d'une p#laquette de silicium comprenant des zones nues sur lesquelles on va établir des contacts et des zones isolées. De façon classique une première couche de métallisation est formée sur la plaquette et gravée de façon choisie. Ensuite, et selon l'invention, sont déposées deux couches successives de nitrure de silicium et de silice (SiO2) la couche de silice étant plus épaisse que la couche de nitrure de silicium. On grave ensuite la couche de SiO2 en des emplacements choisis, notamment ceux où l'on souhaite réaliser des condensateurs.
On grave ensuite la couche de nitrure de silicium dans des emplacements où la couche de silice a déjà été gravée autres que ceux où l'on souhaite réaliser des condensateurs, notamment des emplacements correspondant à des zones de thermo-compression ou à des puits nar lesquels on veut que les deux niveaux de métallisation rentrent en contact.
Les couches de métallisation sont couramment des couches d'aluminium mais peuvent être de tout autre métal approprié choisi. L'un des avantages premiers de la structure à double niveau de diélectrique (six2 et sb3N4) selon la présente invention résulte du fait que l'on peut utiliser les sélectivités de ces deux diélectriques par rapport à des produits ou des modes d'attaque distincts.
Un autre avantage moins souvent mis en exergue du nitrure de silicium est que ce produit peut être attaqué par un plasma au fréon et qu'une telle attaque est très sélective vis à vis de l'aluminium ou autre métal se trouvant sur ou sous le nitrure de silicium. Par contre, les acides permettant de graver la silice sont peu sélectifs vis à vis de l'aluminium.
Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particulier faite en relation avec les figures 1 à 5 ci-jointes qui représentent des étapes de fabrication successives d'une structure de circuit intégré selon l'invention.
Dans ces diverses figures, de mêmes références désignent autant que faire s-e peut de mêmes éléments ou couches. On notera également que, conformément à l'usage dans le domaine de la représentation des structures de circuits intégrés, les diverses couches ne sont pas représentées à l'échelle ni dans le sens de l'épaisseur, ni dans le sens transverse.
La figure 1 représente une vue en coupe d'une structure de circuit intégré lors d'une étape classique de fabrication. Le semiconducteur 10 dans lequel ont été formé diverses couches de niveau et de type de dopage distincts (non représentées) est recouvert d'une couche d'isolement 20, couramment de la silice, cette couche étant ouverte en certains emplacements Une première couche métallique 30 est déposée sur le substrat et gravée de façon appropriée. On retrouve donc comme le représente la figure des emplacements tels que 31 où la couche métallique vient en contact avec le substrat, des emplacements tels que 32 où la couche métallique sert de pont entre deux emplacements du substrat et des emplacements tels que 33 dans lesquels la couche métallique repose sur des portions de la couche de silice 20.
Ensuite, comme l'illustre la figure 2 et selon une première étape du procédé inventif, on dépose une pre mière couche isolante de nitrure de silicium 40 puis une deuxième couche isolante sur la plaquette. Comme l'illustre la figure 3, on peut ensuite procéder à un masquage pour ouvrir la couche de silice 50 en des emplacements souhaités.
On notera que par les procédés classiques d1atta- que de la silice par des solutions à base d'acide fluorhydrique, la gravure est fortement sélective entre SI02 et
SI3N4 et donc que la couche de nitrure de silicium 40 n'est pas entamée lors de l'attaque de la silice.
SI3N4 et donc que la couche de nitrure de silicium 40 n'est pas entamée lors de l'attaque de la silice.
Dans une étape ultérieure, illustrée en figure 4, la couche de nitrure de silicium 40 est éliminée en des emplacements choisis par un procédé d'attaque, sélectif vis à vis de la silice d'une part et du métal 30 d'autre part. Un moyen connu classique d'attaque sélective du nitrure de silicium consiste en l'emploi d'un plasma de CF4 (également appelé plasma Fréon). On dépose ensuite une deuxième couche métallique 60 sur la plaquette, cette deuxième couche métallique étant gravée en des endroits appropriés par exemple de la façon représentée en figure 5.
La figure 5 illustre les possibilités de la présente invention pour permettre de fournir simultanément des structures de fonctions distinctes sur une même plaquette de circuit intégré notamment grace à la prévision de la double couche diélectrique entre les métallisations.
Dans la partie droite de la figure 5, on peut voir une zone de contact direct entre une partie 31 de la première métallisation et une partie 61 de la seconde métallisation La partie 61 de la seconde métallisation s'étend vers la gauche sur la figure au dessus d'une partie 34 de la première métallisation, ces portions des première et seconde métallisations étant seulement séparées par une partie 41 de la couche de nitrure 40.
Dans la partie centrale de la figure, une partie 62 de la seconde métallisation est entièrement déposée sur la couche de silice 50 et, à cet emplacement, cette métallisation 62 sert d'écran pour fixer le potentiel de surface au dessus de zones du circuit intégré particulierement sensible à des effets parasites et que l'on souhaite tout spécialement protéger, par exemple des étages d'entrée d'un ampli basse fréquence. On notera que cette utilisation à titre d'écran d'une métallisation au dessus d'un circuit intégré a été suggérée dans un brevet antérieur de la demanderesse déposée au nom de C S F - Compa gnie Générale de Télégraphie sans fil, n0 1 424 544, le 3 Décembre 1964.
Enfin, dans la partie gauche de la figure on voit des zones 63 et 64 de la deuxième métallisation en contact avec des parties sous jacentes de la première métallisation pour former une double couche métallique de reprise de contact assurant éventuellement une meilleure conductivité et permettant des croisements entre des métallisations de niveau inférieur et des métallisations de niveau supérieur comme cela est classique dans les dispositifs à double niveau de métallisation.
Du fait que le condensateur décrit précédem- ment et représenté dans la partie droite de la figure 5 comprend comme diélectrique la couche de nitrure dans son épaisseur entière, l'épaisseur de diélectrique de ce condensateur est bien définie, ce qui ne serait pas le cas si l'on avait employé une couche diélectrique unique amincie en certains emplacements où l'on souhaitait former des condensateurs. En effet, il est nécessaire que l'épaisseur de diélectrique soit mince aux emplacements où l'on souhaite former des condensateurs et épaisse aux autres emplacements où il y a chevauchement entre les deux couches de métal pour éviter les capacités parasites.Ainsi, selon la présente invention, on prévoira une couche de nitrure relativement mince, par exemple de 0,2 à 0,4 micron et une couche de silice 50 d'une épaisseur de l'ordre de 0,5 à 1 micron. De même, la couche de silice 20 reposant directement sur le substrat de silicium aura également l'épaisseur de l'ordre de 0,5 à 1 micron ou plus pour éviter les capacités parasites entre la première métallisation et des portions du substrat semiconducteur. Dans un exemple pratique, la demanderesse a réalisé une structure dans laquelle la première couche de silice 20 avait une épaisseur de l'ordre de 0,8 micron, la couche de nitrure 40 une épaisseur de l'ordre de 0,3 micron et la deuxième couche de silice 50 une épaisseur de l'ordre de 0,7 micron.
La présente invention concerne un procédé général applicable aux circuits intégrés et les diverses figures doivent être considérées uniquement comme des exemples de modes de réalisation particuliers non limitatifs des motifs de structure pouvant utiliser la présente invention.
De même, la présente invention peut s'appliquer à d'autres semiconducteurs que le silicium. En ce cas, il conviendra de choisir pour la première couche diélectrique 40 et pour la deuxième couche diélectrique 50 des matériaux sélectivement attaquable, chimiquement, par plasma, ou de tout autre façon connue, le premier diélectrique 40 étant en outre sélectivement attaquable par rapport à la première métallisation.
Les deux métallisations peuvent être d'un même métal, par exemple de l'aluminium,et avoir une épaisseur de l'ordre de 1,5 micron.
Dans le cas particulier du nitrure de silicium, outre les propriétés exposées précédemment, on notera que ce produit assure une passivation efficace par suite de la barrière protectrice qu'il présente vis à vis des agents extérieurs.
Un autre avantage de la structure à double diélectrique selon la présente invention se présente pour la formation de puits, c'est a~ dire de zones telles que le raccordement entre la deuxième métallisation et la première à l'emplacement désigné par la référence 63 en figure 5.
Si le masque ayant servi à ouvrir la couche de nitrure présente une ouverture légèrement inférieure à celle du masque ayant auparavant servi à ouvrir la couche de silice, on obtient une structure étagée de l'ouverture ce qui facilite le franchissement des inter-connections au niveau des puits.
En effet, c'est un problème constant dans le domaine des circuits intégrés que d'assurer un bon franchissement des irrégularités de surface par les métallisations, notamment, quand ces irrégularités de surface ont des formes à arêtes marquées en marches d'escalier.
Claims (9)
1. Structure de capacité dans un circuit intégré à deux niveaux de métallisation dans lequel la première plaque est constituée par une portion de la première métallisation et la deuxième plaque par une portion de la deuxième métallisation, caractérisée en ce que le diélectrique de la capacité est constitué par une couche de nitrure et en ce que dans les emplacements où les deux métallisations se chevauchent, en dehors des zones où une capacité est souhaitée, elles sont séparées d'une part par ladite couche de nitrure, d'autre part par une couche de silice.
2. Structure selon la revendication 1 caractérisée en ce que la couche de nitrure de silicium a une épaisseur de l'ordre de 0,2 à 0,4 micron.
3. Structure selon la revendication 1 caractérisée en ce que la couche de silice a une épaisseur de l'ordre de 0,5 à 1 micron.
4. Structure selon la revendication 1 caractérisée en ce qu'elle comprend -en outre des emplacements où les deux métallisations sont en contact pour former une double couche métallique.
5. Structure selon la revendication 1 caractérisée en ce que les deux métallisations sont constituées de couches d'aluminium.
6. Structure selon la revendication 5 caractérisée en ce que deux métallisations ont des épaisseurs sensiblement égales comprises entre 1 et 2 microns.
7. Procédé de fabrication d'un circuit intégré à deux niveaux de métallisation à partir d'une plaquette de silicium comprenant des zones nues sur lesquelles on veut établir des contacts et des zones isolées, une première couche de métallisation étant formée sur la plaquette et gravée de façon choisie, caractérisé en ce qu'il comprend en outre les étapes suivantes
- déposer sur la plaquette une couche de nitrure de silicium;
- déposer sur la plaquette une couche de silice;
- ouvrir la couche de silice en des emplacements choisis;
- ouvrir la couche de nitrure à l'intérieur de certaines des ouvertures ménagées dans la couche de silice;;
- déposer sur la plaquette une deuxième couche de métallisation, d'où il résulte que l'on obtient dans les premiers emplacements des capacités dont le diélectrique est constitué par la couche de nitrure, en des seconds emplacements des croisements entre la première métallisation et la deuxième mitallisation séparés par une double couche diélectrique de nitrure et de silice, et en des troisièmes emplacements des zones de contact direct entre les première et seconde riétallisations.-
8. Procédé selon la revendication 1 caractérisé en ce que dans les troisièmes emplacements où les couches de silice et de nitrure sont toutes deux enlevées, le masque d'enlèvement de la couche de nitrure présente des ouvertures légèrement plus faible que les ouvertures correspondantes de la couche de silice de manière diminuer le caractère abrupt de llouverture d'ensemble.
9. Procédé selon la revendication 7 caractérisé en ce que les couches de nitrure sont attaquées par un plasma au Fréon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8022660A FR2493045A1 (fr) | 1980-10-23 | 1980-10-23 | Structure de capacite dans un circuit integre a deux niveaux de metallisation et procede de fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8022660A FR2493045A1 (fr) | 1980-10-23 | 1980-10-23 | Structure de capacite dans un circuit integre a deux niveaux de metallisation et procede de fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2493045A1 true FR2493045A1 (fr) | 1982-04-30 |
Family
ID=9247226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8022660A Withdrawn FR2493045A1 (fr) | 1980-10-23 | 1980-10-23 | Structure de capacite dans un circuit integre a deux niveaux de metallisation et procede de fabrication |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2493045A1 (fr) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2526225A1 (fr) * | 1982-04-30 | 1983-11-04 | Radiotechnique Compelec | Procede de realisation d'un condensateur integre, et dispositif ainsi obtenu |
| EP0112670A1 (fr) * | 1982-12-20 | 1984-07-04 | Fujitsu Limited | Dispositif de mémoire à semi-conducteurs pourvu de cellules de mémoire à capacité empilées |
| EP0163384A1 (fr) * | 1984-03-30 | 1985-12-04 | Kabushiki Kaisha Toshiba | Disposition des lignes d'alimentation en puissance dans un circuit intégré |
| US4649406A (en) * | 1982-12-20 | 1987-03-10 | Fujitsu Limited | Semiconductor memory device having stacked capacitor-type memory cells |
| FR2597262A1 (fr) * | 1986-04-15 | 1987-10-16 | Toshiba Kk | Circuit integre a semi-conducteur avec condensateur de derivation associe a son cablage |
| EP1164640A1 (fr) * | 2000-01-24 | 2001-12-19 | Sony Corporation | Dispositif a semiconducteur et procede de fabrication correspondant |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3570114A (en) * | 1968-01-29 | 1971-03-16 | Texas Instruments Inc | Bi-layer insulation structure including polycrystalline semiconductor material for integrated circuit isolation |
-
1980
- 1980-10-23 FR FR8022660A patent/FR2493045A1/fr not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3570114A (en) * | 1968-01-29 | 1971-03-16 | Texas Instruments Inc | Bi-layer insulation structure including polycrystalline semiconductor material for integrated circuit isolation |
Non-Patent Citations (1)
| Title |
|---|
| EXBK/73 * |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2526225A1 (fr) * | 1982-04-30 | 1983-11-04 | Radiotechnique Compelec | Procede de realisation d'un condensateur integre, et dispositif ainsi obtenu |
| EP0112670A1 (fr) * | 1982-12-20 | 1984-07-04 | Fujitsu Limited | Dispositif de mémoire à semi-conducteurs pourvu de cellules de mémoire à capacité empilées |
| US4641166A (en) * | 1982-12-20 | 1987-02-03 | Fujitsu Limited | Semiconductor memory device having stacked capacitor-type memory cells |
| US4649406A (en) * | 1982-12-20 | 1987-03-10 | Fujitsu Limited | Semiconductor memory device having stacked capacitor-type memory cells |
| EP0163384A1 (fr) * | 1984-03-30 | 1985-12-04 | Kabushiki Kaisha Toshiba | Disposition des lignes d'alimentation en puissance dans un circuit intégré |
| FR2597262A1 (fr) * | 1986-04-15 | 1987-10-16 | Toshiba Kk | Circuit integre a semi-conducteur avec condensateur de derivation associe a son cablage |
| EP1164640A1 (fr) * | 2000-01-24 | 2001-12-19 | Sony Corporation | Dispositif a semiconducteur et procede de fabrication correspondant |
| EP1164640A4 (fr) * | 2000-01-24 | 2007-09-26 | Sony Corp | Dispositif a semiconducteur et procede de fabrication correspondant |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100398015B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| TW201803021A (zh) | 在一對導線間側向地形成向上延伸導體之方法 | |
| US20020071237A1 (en) | Capacitor having sidewall spacer protecting the dielectric layer and method of fabricating the same | |
| FR2782415A1 (fr) | Dipositif de memoire a semiconducteur haute densite et son procede de fabrication | |
| JPH11260917A (ja) | バリヤ層及びその製造方法 | |
| KR100723080B1 (ko) | 반도체 디바이스 제조 방법 | |
| FR2493045A1 (fr) | Structure de capacite dans un circuit integre a deux niveaux de metallisation et procede de fabrication | |
| US10424548B2 (en) | Method of manufacturing semiconductor device | |
| FR3093230A1 (fr) | Boîtier de puce électronique | |
| EP1670066A1 (fr) | Procédé de fabrication d'un circuit intégré comprenant un miroir enterré et ce circuit | |
| EP0975018B1 (fr) | Procédé de formation d'une capacité sur un circuit intégré | |
| TWI324803B (en) | Method for making integrated circuits | |
| EP0209425B1 (fr) | Procédé de réalisation d'un dispositif semiconducteur à plusieurs niveaux de grilles | |
| FR2771854A1 (fr) | Procede de realisation d'interconnexions metalliques dans des circuits integres | |
| EP3848978A1 (fr) | Protection esd | |
| EP1180790B1 (fr) | Fabrication de condensateurs à armatures métalliques | |
| FR2976401A1 (fr) | Composant electronique comportant un ensemble de transistors mosfet et procede de fabrication | |
| EP1953778B1 (fr) | Condensateur dans un circuit monolithique | |
| FR2777697A1 (fr) | Circuit integre avec couche d'arret et procede de fabrication associe | |
| EP1197991A1 (fr) | Procédé de fabrication d'une structure monolithique comportant un condensateur à diélectrique pérovskite | |
| JP6486137B2 (ja) | 半導体装置の製造方法 | |
| US20100308432A1 (en) | Semiconductor structure for the production of a carrier wafer contact in a trench-insulated soi disk | |
| EP1054446B1 (fr) | Procédé de mise en boítier d'une puce semiconductrice | |
| FR3103315A1 (fr) | Procédé de fabrication de puces électroniques | |
| US7365020B2 (en) | Method for etching upper metal of capacitator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |