JPS6051323A - Cmos伝送回路 - Google Patents
Cmos伝送回路Info
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- JPS6051323A JPS6051323A JP58159300A JP15930083A JPS6051323A JP S6051323 A JPS6051323 A JP S6051323A JP 58159300 A JP58159300 A JP 58159300A JP 15930083 A JP15930083 A JP 15930083A JP S6051323 A JPS6051323 A JP S6051323A
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- Japan
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- transistor
- transmission line
- transmission
- voltage
- drain
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、MOS−LSI内のパスライン駆動などに用
いられるCMOS伝送回路に関する。
いられるCMOS伝送回路に関する。
この種のCMUS(相補型絶縁ゲート型]伝送回路は、
従来、第1図にポす工うにCMUSインバータIが用い
られていた。ここで TNハN′f−ヤンネルエンハン
スメン)型MC1i!j−FET(電界効果トランジス
タ、以下単にトランジスタと略記する)、TpiiPチ
ャンネルエンハンスメント型MO8トランジスタ、 V
OOオよびVssは電源、2は伝送ライン、Cはライン
寄生界i、viは入力電圧、Voは出力電圧である。
従来、第1図にポす工うにCMUSインバータIが用い
られていた。ここで TNハN′f−ヤンネルエンハン
スメン)型MC1i!j−FET(電界効果トランジス
タ、以下単にトランジスタと略記する)、TpiiPチ
ャンネルエンハンスメント型MO8トランジスタ、 V
OOオよびVssは電源、2は伝送ライン、Cはライン
寄生界i、viは入力電圧、Voは出力電圧である。
上記回路においては、入力電圧ViのVaa〜Ovの変
化に応じて伝送ライン2が0v−Vaaの全振幅で変化
し、ライン寄生界Bcに多量の電荷が充放電されるので
、CMOBインバータIの駆動力を大きくする必要があ
り、伝送高速化が困難であり、消費電力も大きい。
化に応じて伝送ライン2が0v−Vaaの全振幅で変化
し、ライン寄生界Bcに多量の電荷が充放電されるので
、CMOBインバータIの駆動力を大きくする必要があ
り、伝送高速化が困難であり、消費電力も大きい。
本発明は上記の事情に鑑みてなされたもので。
伝送ライン上の信号伝送の高速化および低消費電力化き
実現し得るCMOS伝送回路を提供するものである。
実現し得るCMOS伝送回路を提供するものである。
即ち1本発明のCMOS伝送回路は、ソースが第1電源
に接続された第X!電形の第1のMOSトランジスタT
、とソースが第2電源に接続された第2導電形の縞2の
MOS)ランジスタT□との各ゲートを共通接続して入
力ノードに接続し、上記第1のトランジスタのドレイン
に第1の伝送ラインの始端全接続し、この終端と出力ノ
ードとの間にゲートに第1基塾電圧が印加された第1導
電形の第3のM(J8)ランジヌタT、¥L−挿入し、
前記第2のMOS)ランジスタT、のドレインに第2の
伝送ラインの始端を接続し、この終端と前記出力ノード
との間にゲートに第2基準電圧が印加された第2導電形
の第4のMOS)ランジスタT+に挿入してなることを
特徴とするものである。
に接続された第X!電形の第1のMOSトランジスタT
、とソースが第2電源に接続された第2導電形の縞2の
MOS)ランジスタT□との各ゲートを共通接続して入
力ノードに接続し、上記第1のトランジスタのドレイン
に第1の伝送ラインの始端全接続し、この終端と出力ノ
ードとの間にゲートに第1基塾電圧が印加された第1導
電形の第3のM(J8)ランジヌタT、¥L−挿入し、
前記第2のMOS)ランジスタT、のドレインに第2の
伝送ラインの始端を接続し、この終端と前記出力ノード
との間にゲートに第2基準電圧が印加された第2導電形
の第4のMOS)ランジスタT+に挿入してなることを
特徴とするものである。
以下1図面?参照して本発明の一冥施例を詳細に説明す
る。
る。
第2図において、TiはNチャンネルハンスメント型の
第1のMusトランジスタであり、そのソースは第1電
源Voc(本例では接地端〕に接続されている。T、は
Pチャンネルエンハンスメント型の第2のMOSトラン
ジスタであり、そのソースは第2電源Vccに接続され
、ゲートは前記NチャンネルトランジスタT1のゲ3− −Fに共通接続されると共に入力ノードAに接続されて
いる。L、は上記第1のM08トランジスタT、のドレ
インに始端が接続された第1伝送ラインであり、その終
端はゲートに第1基準電圧V、が印加されたNチャンネ
ルエンノ1ンスメント型の鑵3のMO8トランジスタT
sのソース・ドレイン間を介して出力ノードEに接続さ
れている。C1は上記吸1伝送ラインL1の寄生容量で
ある。、L、は前f+c fit zのMOS)ランジ
ヌタT1のドレインに始端が接続された第2伝送ライン
であり、その終端はゲートに第2基準電圧V、が印加さ
れたPチャンネルエンハンスメント型の第4のMOS)
ランジスタT4のソース・ドレイン間を介して前記出力
ノードEに接続されている。(寞は上記第2伝送ライン
L、の寄生容量である。さらに、前記第2のMOS)ラ
ンジスタT、のドレインと第1のMOS)ランジヌタT
、のドレインとの間、換4− 接続されており、これはたとえばコンデンサ21からな
る。
第1のMusトランジスタであり、そのソースは第1電
源Voc(本例では接地端〕に接続されている。T、は
Pチャンネルエンハンスメント型の第2のMOSトラン
ジスタであり、そのソースは第2電源Vccに接続され
、ゲートは前記NチャンネルトランジスタT1のゲ3− −Fに共通接続されると共に入力ノードAに接続されて
いる。L、は上記第1のM08トランジスタT、のドレ
インに始端が接続された第1伝送ラインであり、その終
端はゲートに第1基準電圧V、が印加されたNチャンネ
ルエンノ1ンスメント型の鑵3のMO8トランジスタT
sのソース・ドレイン間を介して出力ノードEに接続さ
れている。C1は上記吸1伝送ラインL1の寄生容量で
ある。、L、は前f+c fit zのMOS)ランジ
ヌタT1のドレインに始端が接続された第2伝送ライン
であり、その終端はゲートに第2基準電圧V、が印加さ
れたPチャンネルエンハンスメント型の第4のMOS)
ランジスタT4のソース・ドレイン間を介して前記出力
ノードEに接続されている。(寞は上記第2伝送ライン
L、の寄生容量である。さらに、前記第2のMOS)ラ
ンジスタT、のドレインと第1のMOS)ランジヌタT
、のドレインとの間、換4− 接続されており、これはたとえばコンデンサ21からな
る。
次に、上記CMOS伝送回路の動作を第3図を参照して
説明する。
説明する。
第3のトランジスタT、および第4のトランジスタT4
はそれぞれ電圧制限用であり、それぞれの相互コンダク
タンスgmは駆動用の詔1゜第2のトランジスタTI
、T、のgmよりも小さい。また、第1の基準電圧v1
および第2の基準電圧V、はそれぞれ次式の如く設定さ
れている。
はそれぞれ電圧制限用であり、それぞれの相互コンダク
タンスgmは駆動用の詔1゜第2のトランジスタTI
、T、のgmよりも小さい。また、第1の基準電圧v1
および第2の基準電圧V、はそれぞれ次式の如く設定さ
れている。
0(V、−VTN8<VOO−(1)
0<V、+1VTF、I<VOO−(ZJ但し、VTN
、はNチャンネルの第3のトランジスタT1の閾値電圧
。
、はNチャンネルの第3のトランジスタT1の閾値電圧
。
VT工、はPチャンネルの第4のトランジスタT、の閾
値電圧である。
値電圧である。
いま、入力電圧ViがOvのとき、トランジはVaaに
なり、トランジスタT4はオンになり、出力ノードBの
電圧vOはVcaとなる。このとき、トランジスタTs
k通じて第1伝送ラインLs の電圧VL、ハV、−
V TN、まで上昇する。この電圧上昇に際してs /
E電圧回路20を通じての元電が行なわれるので、」二
昇速灰が同上すると共に第3のトランジスタT、の駆動
能力は小さくて済む。
なり、トランジスタT4はオンになり、出力ノードBの
電圧vOはVcaとなる。このとき、トランジスタTs
k通じて第1伝送ラインLs の電圧VL、ハV、−
V TN、まで上昇する。この電圧上昇に際してs /
E電圧回路20を通じての元電が行なわれるので、」二
昇速灰が同上すると共に第3のトランジスタT、の駆動
能力は小さくて済む。
Viが太きくなつ−CV 1=vT1J、CVTN、は
トランジスタT、の闇値電圧であり、VTN、=qHT
′y31+pQある)になると、トランジスタT、はオ
ンになり、第1伝送ラインL、の電圧VL、はOvにな
り、!−ジンジスタT3は導通し出力ノードEの電圧V
Oは低下し始める。
トランジスタT、の闇値電圧であり、VTN、=qHT
′y31+pQある)になると、トランジスタT、はオ
ンになり、第1伝送ラインL、の電圧VL、はOvにな
り、!−ジンジスタT3は導通し出力ノードEの電圧V
Oは低下し始める。
Viがサラニ太きくnって、VCO−IVrP、+1(
VTF、は概2のトランジスタT2の闇値電圧であり、
VT P、 =VTP、である)になると、トランジ
スタT、はオフになり、第2伝送ラインL2の電圧VL
、はシ、、+1VTP、lに低下し、出力ノードEの電
圧voはOvとなる。
VTF、は概2のトランジスタT2の闇値電圧であり、
VT P、 =VTP、である)になると、トランジ
スタT、はオフになり、第2伝送ラインL2の電圧VL
、はシ、、+1VTP、lに低下し、出力ノードEの電
圧voはOvとなる。
そして、Vi=Vco のときには、トランジスタT、
はオン、トランジスタT、はオフ、トランジスタT、は
オン、トランジスタ1゛番はオフの状態に・よっている
。
はオン、トランジスタT、はオフ、トランジスタT、は
オン、トランジスタ1゛番はオフの状態に・よっている
。
即ち、伝送ラインLIHTilの電圧VLl。
VL2は、ぞれぞれ次の範囲に1定される力ζ出力電圧
πは入力′電圧viの変化に伴ってo PVccの全範
囲の振幅で変化する。
πは入力′電圧viの変化に伴ってo PVccの全範
囲の振幅で変化する。
V、+1VTF、1(VL、(V’OO=−(310(
V T−8(V、 −V T Na −(4)したがっ
て、伝送ラインI、、、l、、の電圧変化振幅が少ない
ので、寄生容柘CX 、C:、の充放電に要する時間が
少なく、高速伝速か可能で。
V T−8(V、 −V T Na −(4)したがっ
て、伝送ラインI、、、l、、の電圧変化振幅が少ない
ので、寄生容柘CX 、C:、の充放電に要する時間が
少なく、高速伝速か可能で。
消費電力が低い。
なお、第4し」は他の芙施例葡示しCおり、電圧制限用
のl510S+・ランジスタTIl*T11 としてデ
ィプレーション型を用いたものである。この回路は、第
1基準電圧v1としてVss″直源。
のl510S+・ランジスタTIl*T11 としてデ
ィプレーション型を用いたものである。この回路は、第
1基準電圧v1としてVss″直源。
第2基準電圧v2としてVca電1゛原?用いることが
でき、そのイaの部分は第2図中と同一符号を7− 付しており、動作は前述の動作に準じて行なわれ、その
特性は第5図に示すようになる。
でき、そのイaの部分は第2図中と同一符号を7− 付しており、動作は前述の動作に準じて行なわれ、その
特性は第5図に示すようになる。
なお、上記各実施例において、定電圧回路20は、第6
図に示すようにダイオードDヲ1個もしくはm数個直列
接続して使用してもよく。
図に示すようにダイオードDヲ1個もしくはm数個直列
接続して使用してもよく。
あるいは第7図に示すようにゲートに第2基準電圧v8
が印加されたPチャンネルトランジスタT、とゲートに
第1基準電圧V、が印加されたNチャンネルトランジス
タTlとtそれぞれのドレイン相互が接続されるように
直列接続して使用してもよい。
が印加されたPチャンネルトランジスタT、とゲートに
第1基準電圧V、が印加されたNチャンネルトランジス
タTlとtそれぞれのドレイン相互が接続されるように
直列接続して使用してもよい。
上述したように本発明のCMO8伝送回路によれば、伝
送ジイン上の信号伝送の高速化および低消費電力化=”
Z現することができる。
送ジイン上の信号伝送の高速化および低消費電力化=”
Z現することができる。
第1図は従来のCM(38伝送回路會示す回路図、第2
図は本発明に係るCMOB伝送回路の一実施例を示す回
路図、第3図は第2図の動作説明のために示す特性図、
第4図は本発明の他8− の実施例を示す回路図、第5図は第4図の動作説明のた
めに示す特性図、第6図および第7図はそれぞれ定′醒
圧回路を取り出して変形例を示す回路図である。 T1−T1・・・M(J8トランジスタ、L、、L!・
・・伝送ライン、A・・・入力ノード、E・・・出力ノ
ード、Vca、Vss・・・電源@ vl 1 vm−
2&$m圧。 20・・・定′醒圧回路。
図は本発明に係るCMOB伝送回路の一実施例を示す回
路図、第3図は第2図の動作説明のために示す特性図、
第4図は本発明の他8− の実施例を示す回路図、第5図は第4図の動作説明のた
めに示す特性図、第6図および第7図はそれぞれ定′醒
圧回路を取り出して変形例を示す回路図である。 T1−T1・・・M(J8トランジスタ、L、、L!・
・・伝送ライン、A・・・入力ノード、E・・・出力ノ
ード、Vca、Vss・・・電源@ vl 1 vm−
2&$m圧。 20・・・定′醒圧回路。
Claims (2)
- (1) ゲートがへカソードに接続されソースが第1電
源に接読された第1導電形の第1(il)MU8トラン
ジスタT1と、ゲートが前記へカソードに接続され、ソ
ースが第2電源に接続された嬉2導電形の第2のML+
8)ランジスタT、と。 前6己mlのMOS)ランジスタT1のドレインに始端
が接続されたfl、 lの伝送ラインと、この第1の伝
送フィンの終端にソースが接続され。 ゲートに第1基準゛id圧が印加され、ドレインが出力
ノードに接続された第1導電形の第3のMOSトランジ
スタ″r、と、前記第2のi+! OS トランジスタ
T、のドレインに始端が接続された第2の伝送ラインと
、この第2の伝送ラインの終端にソースが接続され、ゲ
ートに第2基準電圧が印加さn、ドレインが前記出力ノ
ードに接°続された第2導電形の第4のIaO8トラン
ジスタテ4とを具備することを特徴とするC M (J
S伝送回路。 - (2) f61 Mr:2第2のMOS)ランジスタT
、のドレインと第1のMOS)ランジスタT、のドレイ
ンとの間に挿入接続され九尾電圧回路?さらに具備する
こと全特徴とする前記特許請求の範囲第1項記載のCM
OS伝送回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58159300A JPS6051323A (ja) | 1983-08-31 | 1983-08-31 | Cmos伝送回路 |
EP84106755A EP0139833B1 (en) | 1983-08-31 | 1984-06-13 | Cmos transmission circuit |
DE8484106755T DE3483130D1 (de) | 1983-08-31 | 1984-06-13 | Cmos-uebertragungsschaltung. |
US06/621,084 US4609836A (en) | 1983-08-31 | 1984-06-15 | CMOS transmission circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58159300A JPS6051323A (ja) | 1983-08-31 | 1983-08-31 | Cmos伝送回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6051323A true JPS6051323A (ja) | 1985-03-22 |
JPH0257736B2 JPH0257736B2 (ja) | 1990-12-05 |
Family
ID=15690781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58159300A Granted JPS6051323A (ja) | 1983-08-31 | 1983-08-31 | Cmos伝送回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4609836A (ja) |
EP (1) | EP0139833B1 (ja) |
JP (1) | JPS6051323A (ja) |
DE (1) | DE3483130D1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
JPS62222711A (ja) * | 1986-03-11 | 1987-09-30 | Fujitsu Ltd | ラツチ回路 |
JPS62243345A (ja) * | 1986-04-15 | 1987-10-23 | Toshiba Corp | 半導体集積回路装置 |
US4783603A (en) * | 1987-01-08 | 1988-11-08 | Cypress Semiconductor Corporation | TTL to MOS converter with power supply noise rejection |
US4877980A (en) * | 1988-03-10 | 1989-10-31 | Advanced Micro Devices, Inc. | Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus |
US4918329B1 (en) * | 1988-07-25 | 1993-06-01 | Data transmission system | |
US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
US4980580A (en) * | 1989-03-27 | 1990-12-25 | Microelectronics And Computer Technology Corporation | CMOS interconnection circuit |
US5024993A (en) * | 1990-05-02 | 1991-06-18 | Microelectronics & Computer Technology Corporation | Superconducting-semiconducting circuits, devices and systems |
US5705940A (en) * | 1990-07-16 | 1998-01-06 | Raytheon Company | Logic family for digitally controlled analog monolithic microwave integrated circuits |
JP3779484B2 (ja) * | 1999-03-08 | 2006-05-31 | 株式会社東芝 | Mos型半導体集積回路 |
KR100752649B1 (ko) * | 2005-07-07 | 2007-08-29 | 삼성전자주식회사 | 출력신호를 안정화하는 수단을 구비하는 라인구동회로 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3651340A (en) * | 1970-06-22 | 1972-03-21 | Hamilton Watch Co | Current limiting complementary symmetry mos inverters |
US3855549A (en) * | 1973-08-24 | 1974-12-17 | Rca Corp | Circuit, such as cmos crystal oscillator, with reduced power consumption |
US3984703A (en) * | 1975-06-02 | 1976-10-05 | National Semiconductor Corporation | CMOS Schmitt trigger |
JPS5318377A (en) * | 1976-08-03 | 1978-02-20 | Toshiba Corp | Logical operation circuit |
JPS54142060A (en) * | 1978-04-27 | 1979-11-05 | Mitsubishi Electric Corp | Complementary fet logic circuit |
JPS54142061A (en) * | 1978-04-27 | 1979-11-05 | Mitsubishi Electric Corp | Complementary fet logic circuit |
JPS54142059A (en) * | 1978-04-27 | 1979-11-05 | Mitsubishi Electric Corp | Complementary fet logic circuit |
JPS5750387A (en) * | 1980-09-10 | 1982-03-24 | Nec Corp | Memory device |
JPS5949020A (ja) * | 1982-09-13 | 1984-03-21 | Toshiba Corp | 論理回路 |
-
1983
- 1983-08-31 JP JP58159300A patent/JPS6051323A/ja active Granted
-
1984
- 1984-06-13 DE DE8484106755T patent/DE3483130D1/de not_active Expired - Lifetime
- 1984-06-13 EP EP84106755A patent/EP0139833B1/en not_active Expired
- 1984-06-15 US US06/621,084 patent/US4609836A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0139833A3 (en) | 1986-06-11 |
EP0139833A2 (en) | 1985-05-08 |
JPH0257736B2 (ja) | 1990-12-05 |
EP0139833B1 (en) | 1990-09-05 |
DE3483130D1 (de) | 1990-10-11 |
US4609836A (en) | 1986-09-02 |
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