JPH10284605A - 半導体集積回路およびセルベース方式によりレイアウト設計された半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 リード９間にバイパスコンデンサを取り付け
ていたので、リード９の抵抗、ワイヤ１０の抵抗、およ
びそれらの接触抵抗により、雑音を低減させる効果が小
さくなる。 【解決手段】 誘電体膜４７上に第１電極４５と対向す
るように形成され、それら第１電極４５および誘電体膜
４７と共に容量４４ｅを構成する第２電極４８と、第１
電極４５に接続された接地配線２３と、第２電極４８に
接続された電源配線２２とを備え、半導体集積回路内の
電源配線２２および接地配線２３に直接に容量４４ｅを
接続することができ、ノイズを極めて良好に低減させる
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電源配線および
接地配線に容量を接続することによりバイパスコンデン
サを内蔵した半導体集積回路およびセルベース方式によ
りレイアウト設計された半導体集積回路に関するもので
ある。

【０００２】

【従来の技術】図３３は従来のディジアナ混載ＩＣチッ
プのレイアウトパターンを示す概念図、図３４は従来の
ＩＣチップを搭載したＩＣパッケージを示す断面図、図
３５は従来のＩＣパッケージを示す外形図であり、図３
３において、１はシリコン基板上に形成されたＩＣチッ
プ、２はＩＣチップ１上に形成されたディジタル部、３
はＩＣチップ１上に形成されたアナログ部である。４は
ディジタル部電源配線、５はディジタル部接地配線、６
はアナログ部電源配線、７はアナログ部接地配線であ
る。また、図３４において、８はパッケージ、９はＩＣ
のリード、１０はリード９とＩＣチップ１とを接続する
ワイヤである。

【０００３】次に動作について説明する。一般に、半導
体集積回路（以下、ＩＣと称する）は、機能的にディジ
タルＩＣとアナログＩＣとに分類される。ディジタルＩ
Ｃは、“１”と“０”の２値の論理回路を担うＩＣであ
り、ロジック（論理回路）、メモリおよびマイクロコン
ピュータ（マイコン）などが代表である。他方、アナロ
グＩＣは、“１”と“０”ではなく、音の強さや温度の
ように、連続的に変化する信号を扱うＩＣであり、電流
を増幅する回路が多い。そのため、これらのディジタル
ＩＣとアナログＩＣとを組み合せて使用する際には、デ
ィジタルＩＣから発生する雑音がアナログＩＣの動作に
影響を与えるという問題が生じる。通常、この様な問題
に対しては、ディジタルＩＣの電源端子と接地端子との
間に容量を取り付け、ディジタルＩＣの雑音を低減させ
ることで対処する。この容量はバイパスコンデンサと称
される。

【０００４】近年、携帯型通信機器（携帯電話等）の更
なる小型化に伴い実装基板上の部品数を低減させるた
め、上記ディジタルＩＣとアナログＩＣを一体にしたデ
ィジタル・アナログ混載ＩＣ（以下、ディジアナ混載Ｉ
Ｃと称する）が増えつつある。このディジアナ混載ＩＣ
では、ディジタル部とアナログ部のそれぞれの回路の電
源と接地を別々にし、なお且つバイパスコンデンサを取
り付けても、ディジタルＩＣとアナログＩＣとを組み合
わせて使用する場合と同程度の雑音の低減効果を得難い
場合がある。以下にその理由を説明する。

【０００５】まず、図３３の様にディジタル部２とアナ
ログ部３の電源配線と接地配線を別々にするために、デ
ィジタル部２側ではディジタル部電源配線４およびディ
ジタル部接地配線５を設け、また、アナログ部３側では
アナログ部電源配線６およびアナログ部接地配線７を設
ける。その後、図３４に示す電源配線および接地配線に
接続されたリード９間にバイパスコンデンサを取り付け
る。しかしながら、ディジタル部２とアナログ部３は、
同一のシリコン基板上に形成されたＩＣチップ１に形成
されているので、接地が共通となり、雑音を低減させる
効果が小さくなる。また、ＩＣのリード９の抵抗、ワイ
ヤ１０の抵抗およびそれらの接触抵抗により、雑音を低
減させる効果が小さくなる。従って、ディジアナ混載Ｉ
Ｃでは、ディジタル部２で発生する雑音がアナログ部３
に影響を与え、所望の特性が得難いという問題が生じ
る。

【０００６】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、ディジタル部２と
アナログ部３は、同一のＩＣチップ１に形成されている
ため、接地が共通となると共に、図３４に示したよう
に、電源配線および接地配線に接続されたリード９間に
バイパスコンデンサを取り付けていたので、ＩＣのリー
ド９の抵抗、ワイヤ１０の抵抗およびそれらの接触抵抗
により、雑音を低減させる効果が小さくなり、ディジタ
ル部２で発生する雑音がアナログ部３に影響を与え、所
望の特性が得難いという課題があった。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、発生する雑音を、内蔵したバイパ
スコンデンサによって低減する半導体集積回路を得ると
共に、そのバイパスコンデンサを有効に構成するセルベ
ース方式によりレイアウト設計された半導体集積回路を
得ることを目的とする。

【０００８】

【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路は、誘電体膜上に第１電極と対向する
ように形成され、それら第１電極および誘電体膜と共に
容量を構成する第２電極と、第１電極および第２電極の
うちのいずれか一方に接続された接地配線と、その接地
配線と接続されていない第１電極または第２電極に接続
された電源配線とを備えたものである。

【０００９】請求項２記載の発明に係るセルベース方式
によりレイアウト設計された半導体集積回路は、誘電体
膜上に第１電極と対向するように形成され、それら第１
電極および誘電体膜と共に容量を構成する第２電極，第
１電極および第２電極のうちのいずれか一方に第１層配
線により接続された接地配線，その接地配線と接続され
ていない第１電極または第２電極に第１層配線により接
続された電源配線を有することによりバイパスコンデン
サを備え、所定の論理回路を配置し接地配線および電源
配線を共通にした機能セルと共にセル列を構成し、その
セル列の幅を統一するフィードスルーセルを備えたもの
である。

【００１０】請求項３記載の発明に係るセルベース方式
によりレイアウト設計された半導体集積回路は、誘電体
膜上に第１電極と対向するように形成され、それら第１
電極および誘電体膜と共に容量を構成する第２電極，第
１電極および第２電極のうちのいずれか一方に第１層配
線により接続された接地配線，その接地配線と接続され
ていない第１電極または第２電極に第１層配線により接
続された電源配線を有することによりバイパスコンデン
サを備え、所定の論理回路を配置し接地配線および電源
配線を共通にした機能セルと共にセル列を構成し、その
機能セルに接地供給および電源供給するキャップセルを
備えたものである。

【００１１】請求項４記載の発明に係るセルベース方式
によりレイアウト設計された半導体集積回路は、セル列
とセル列との間に、第１電極，誘電体膜および第２電極
から構成される容量を形成し、それら第１電極，誘電体
膜および第２電極と、フィードスルーセルまたはキャッ
プセルの第１電極，誘電体膜および第２電極とを接続す
ることによりバイパスコンデンサを備えたものである。

【００１２】請求項５記載の発明に係るセルベース方式
によりレイアウト設計された半導体集積回路は、セル列
とセル列との間に構成されるバイパスコンデンサを、そ
のセル列の上端および下端のうちの少なくとも一端に所
定の高さで形成したものである。

【００１３】請求項６記載の発明に係るセルベース方式
によりレイアウト設計された半導体集積回路は、セル列
とセル列との間に構成されるバイパスコンデンサを、任
意のキャップセルとそのキャップセルに縦列配置された
キャップセルとの間全面に形成したものである。

【００１４】請求項７記載の発明に係るセルベース方式
によりレイアウト設計された半導体集積回路は、セル列
とセル列との間に構成されるバイパスコンデンサを、任
意のセル列とそのセル列に縦列配置されたセル列との間
全面に形成したものである。

【００１５】請求項８記載の発明に係るセルベース方式
によりレイアウト設計された半導体集積回路は、１ベー
シックセルの幅を有すると共に、セル列とセル列との間
の高さの１／ｎ（ｎは任意の整数）の高さを有し、第１
電極，誘電体膜および第２電極から構成される単位容量
セルを、そのセル列とセル列との間に配置してバイパス
コンデンサを構成したものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．まず、半導体集積回路（以下、ＩＣと称
する）の設計、製造法の一種であるセルベース方式につ
いて説明する。図１はセルベース方式でレイアウト設計
されたＩＣチップを示す概念図であり、図において、１
はＩＣチップ、３はＩＣチップ１上に形成されたアナロ
グ部である。４はディジタル部電源配線（以下、電源配
線と称す）、５はディジタル部接地配線（以下、接地配
線と称す）、６はアナログ部電源配線、７はアナログ部
接地配線である。また、１１は論理回路を構成する機能
セル、幅を統一するフィードスルーセル、および機能セ
ルに接地供給および電源供給するキャップセル等の標準
セルを横方向に配置した複数のセル列、１２は標準セル
と標準セルとを接続する配線、１３はＩＣチップ１外と
の信号の入出力に使用されるパッド、１４はパッド１３
と標準セルとを接続する配線、１５は電源用パッド、１
６は接地用パッド、１７はセル列１１間に設けられた標
準セルと標準セルとを接続する配線１２の配線領域とな
る配線チャネルである。

【００１７】セルベース方式では、予めアンド、オア、
ナット等の論理回路、および論理回路を組み合わせた少
し復雑なフリップフロップ等の回路を機能セルとして用
意しておき、ＩＣを設計する場合にこれら各種の機能セ
ルを組み合わせて論理設計およびレイアウト設計を行な
うものである。そして、高さが一定で、単位幅の整数倍
の幅を有する標準セルをセル列１１として何列かに並
べ、各標準セル間を結ぶ全体の配線長が短くなるよう
に、コンピュータを用いて標準セルの配置を決め、その
後、配線パターンおよび配線チャネル１７の幅を決め
る。ここで、配線チャネル１７は、セル列１１とセル列
１１の間の配線領域であり、ゲートアレイ方式とは異な
り配線チャネル１７内の配線パターンの混雑程度により
高さは変わる。つまり、混雑の程度が高いと配線チャネ
ル１７の高さは拡がり、反対に混雑の程度が低いと配線
チャネル１７の高さは縮まる。

【００１８】次に、上記セルベース方式で設計されるＩ
Ｃチップ１に使用される標準セルについて図２から図６
を用いて説明する。図２はインバータセルを示すレイア
ウト図、図３はインバータセルを示す論理回路図および
トランジスタレベルの回路図であり、図において、１８
はＰチャンネルトランジスタ（以下、Ｐｃｈ−Ｔｒと称
する）、１９はＮチャンネルトランジスタ（以下、Ｎｃ
ｈ−Ｔｒと称する）、２０，２１のＰｃｈ−Ｔｒ１８お
よびＮｃｈ−Ｔｒ１９の各々のソース側配線、２２，２
３は電源配線および接地配線である。また、２４はＰｃ
ｈ−Ｔｒ１８とＮｃｈ−Ｔｒ１９のドレイン側配線、２
５はスルーホール、２６は出力ピンである。２７はＰｃ
ｈ−Ｔｒ１８とＮｃｈ−Ｔｒ１９のゲート配線、２８は
コンタクトホール、２９はスルーホール、３０は入力ピ
ン、３１はセル幅、３２はセル幅の基本単位である１ベ
ーシックセル（以下、ベーシックセルをＢＣと称す
る）、３３はセル高である。

【００１９】図２に示すように、Ｐｃｈ−Ｔｒ１８とＮ
ｃｈ−Ｔｒ１９の各々のソース側配線２０，２１は、第
１層配線により形成され、同じく第１層配線により形成
された電源配線２２および接地配線２３に接続されてい
る。また、Ｐｃｈ−Ｔｒ１８とＮｃｈ−Ｔｒ１９のドレ
イン側配線２４は、第１層配線により形成されると共
に、共通になるように接続され、スルーホール２５を介
して第２層配線により形成される出力ピン２６に接続さ
れている。また、Ｐｃｈ−Ｔｒ１８とＮｃｈ−Ｔｒ１９
のゲート配線２７は、共通になるように接続され、コン
タクトホール２８を介して第１層配線に接続され、さら
に、スルーホール２９を介して第２層配線により形成さ
れる入力ピン３０に接続されている。この入力ピン３０
および出力ピン２６は、第２層配線により他の標準セル
と接続される。また、インバータセルのセル幅３１は、
１ＢＣ３２の２倍であり、セル幅３１は、２ＢＣであ
る。また、インバータセルのセル高３３は、標準セルと
して統一されたものである。詳しいセル動作については
この発明と無関係なので省略する。

【００２０】また、図４はナンドセルを示すレイアウト
図、図５はナンドセルを示す論理図およびトランジスタ
レベルの回路図であり、図において、３０ａ，３０ｂは
入力ピン、３４はナンドセルのセル幅である。その他の
構成は、図２および図３と同様なので重複する説明を省
略する。

【００２１】Ｐｃｈ−Ｔｒ１８とＮｃｈ−Ｔｒ１９の各
々のソース側配線２０，２１は、第１層配線により形成
され、同じく第１層配線により形成された電源配線２２
および接地配線２３に接続されている。また、入力ピン
３０ａ，３０ｂおよび出力ピン２６は、第２層配線によ
り他の標準セルと接続される。また、ナンドセルのセル
幅３４は、１ＢＣ３２の３倍であり、セル幅３４は、３
ＢＣである。また、ナンドセルのセル高３３は、標準セ
ルとして統一されたものである。詳しいセル動作につい
てはこの発明と無関係なので省略する。

【００２２】図６はインバータセルとナンドセルとを横
方向に配置したレイアウト図であり、図に示すように、
インバータセルとナンドセルの電源配線２２および接地
配線２３は、共通に接続される。また、図１に示したよ
うに、このように予め用意された複数の標準セルを横方
向に配置したものをセル列１１と称する。

【００２３】次に、セルベース方式での設計方法を図７
から図１４を用いて説明する。まず、幅揃えセル（以
下、フィードスルーセルと称する）の機能について説明
する。図７に示すように、１ＢＣの整数倍で構成されて
いる複数の標準セルを横方向に配置したセル列１１ａ〜
１１ｃの幅３５ａ〜３５ｃは、１ＢＣの整数倍になる
が、セル列１１ａ〜１１ｃ毎に異なってしまう。そこ
で、セル列１１ａ〜１１ｃの幅３５ａ〜３５ｃを合せる
ために図８に示すフィードスルーセルを用いる。

【００２４】図８はフィードスルーセルを示すレイアウ
ト図であり、フィードスルーセル３６のセル幅３２は１
ＢＣで、セル高３３は標準セルとして統一されたもので
ある。また、電源配線２２、接地配線２３で構成されて
いる。図９はフィードスルーセル３６を挿入して、セル
列１１ａ〜１１ｃの幅３５ａ〜３５ｃをそろえた例であ
る。このように、セル列１１ａではフィードスルーセル
３６を３個追加して配置し、セル列１１ｂではフィード
スルーセル３６を６個追加して配置して、最もセル列の
幅の大きい１１ｃと同じセル列幅にしている。

【００２５】また、フィードスルーセル３６は、セル列
幅をそろえる目的の他に、配線領域の確保という目的も
ある。図１０と、図９の範囲３７を拡大した図１１を用
いて詳しく説明する。図１０の論埋回路でナンドセル３
８が図１１に示すセル列１１ａに配置されており、イン
バータセル３９がセル列１１ｃに配置されている場合、
ナンドセル３８の出力とインバータセル３９の入力を接
続する配線４０は、セル列１１ｂを横切って配線する必
要がある。ここで、セル列１１ｂに配置されたフィード
スルーセル３６の１個を配線領域として使用することに
より、図１１に示すように、ナンドセル３８の出力は、
セル列１１ｂに配置されているフィードスルーセル３６
を第２層配線により形成された配線４０により横切って
インバータセル３９の入力に接続することができる。以
上説明したように、フィードスルーセルはセル列の幅を
そろえると共に配線領域の確保をすることができる構成
となっている。

【００２６】次に、電源供給接地用セル（以下、キャッ
プセルと称する）の機能について説明する。図１２にお
いて、４，５は第２層配線により形成された電源配線お
よび接地配線、１５，１６は電源用パッドおよび接地用
パッド、１１はセル列、４１はそれらセル列１１の両端
に配置されたキャップセルであり、このキャップセル４
１は、電源配線４および接地配線５に接続されている。

【００２７】ここで用いられるキャップセルの構成につ
いて図１３を用いて説明する。図１３において、４２は
第２層配線により形成される電源配線であり、スルーホ
ール２２ａを介して第１層配線により形成される電源配
線２２ｂに接続されている。また、４３は第２層配線に
より形成される接地配線であり、スルーホール２３ａを
介して第１層配線により形成される接地配線２３ｂに接
続されている。また、セル幅は、ｎＢＣ（ｎは任意の整
数）であり、セル高３３は標準セルとして統一されたも
のである。

【００２８】次に、キャップセル４１を用いてどのよう
に各セル列１１に電源供給および接地がなされるのかを
図１４を用いて説明する。図１４は図１２の範囲４４を
拡大した図である。電源配線４２は、電源用パッド１５
に接続された電源配線４に接続され、また、接地配線４
３は、接地用パッド１６に接続された接地配線５に接続
され、それぞれ第２層配線により形成されている。この
ようにして、セル列１１の各標準セルの電源配線２２お
よび接地配線２３は、キャップセル４１を介して電源用
パッド１５および接地用パッド１６に接続され、電源供
給および接地がなされる。

【００２９】以上説明したように、セルベース方式によ
るレイアウト設計は、レイアウト対象の論理回路を、予
め用意された複数の機能セルを用いて、それら複数の機
能セルを横並びに配置してセル列を形成して、また、フ
ィードスルーセルを用いて複数のセル列の幅を同一幅に
し、各セル間を配線して、さらに、キャップセルを用い
て各セル列に電源供給および接地のための配線を行い、
図１に示したようなＩＣチップのレイアウトを作成する
ものである。

【００３０】次に、バイパスコンデンサを内蔵するＩＣ
チップについて説明する。図１５はこの発明の実施の形
態１によるフィードスルーセルを示すレイアウト図、図
１６はフィードスルーセルの回路図である。図１５にお
いて、４４ａ〜４４ｄは、フィードスルーセル４４の概
略的な上部断面図、下部断面図、右側断面図および左側
断面図である。ここで、平面図はレイアウト設計時にコ
ンピュータが必要とするデータを示し、断面図は製造さ
れたＩＣのものであるので、断面図と平面図とで対応し
ない部分もある。例えば、コンタクトホール４６，４９
は、製造時に、電極と配線を接続するために絶縁酸化膜
等に開けられる穴を示す。

【００３１】図１５において、５７はシリコン基板、５
６はシリコン基板５７上に形成された層間膜、４５は層
間膜５６上に形成された第１電極、４７はその第１電極
４５上に形成された誘電体膜、４８はその誘電体膜４７
上に第１電極４５と対向するように形成され、それら第
１電極４５および誘電体膜４７と共に容量４４ｅを構成
する第２電極である。５８はその第２電極４８上に形成
された第１絶縁酸化膜、５９はその第１絶縁酸化膜５８
上に形成された第２絶縁酸化膜である。また、２２は第
２電極４８にコンタクトホール４９を介して第１層配線
により接続された電源配線、２３は第１電極４５にコン
タクトホール４６を介して第１層配線により接続された
接地配線である。また、３２はセル幅が１ＢＣであるこ
とを示し、セル高３３は標準セルとして統一されたもの
である。

【００３２】次に動作について説明する。第１電極４５
は、コンタクトホール４６を介して第１層配線により形
成される接地配線２３に接続される。また、その第１電
極４５に誘電体膜４７を介して対向配置された第２電極
４８は、コンタクトホール４９を介して第１層配線によ
り形成される電源配線２２に接続される。従って、図１
６に示すように、第１電極４５、誘電体膜４７および第
２電極４８により、容量を構成し電源配線２２および接
地配線２３に接続することによりバイパスコンデンサと
なる容量４４ｅを構成することができる。また、層間膜
５６は、シリコン基板５７と第１電極４５とを絶縁し、
第１絶縁酸化膜５８は、第２電極４８と第１層配線とを
絶縁し、第２絶縁酸化膜５９は、第１層配線と第２層配
線とを絶縁するものである。さらに、シリコン基板５
７、層間膜５６、第１絶縁酸化膜５８および第２絶縁酸
化膜５９は、ＩＣ製造時に必要なものであり、レイアウ
ト設計時にはそれらのデータを必要としないものであ
る。詳しいセル動作についてはこの発明の本質と無関係
なので省略する。

【００３３】次に、図１７を用いてこの実施の形態１の
フィードスルーセルの配置例を説明する。図１１に示し
た３個横並びに配置したフィードスルーセル３６の代わ
りに、この実施の形態１のフィードスルーセル４４を３
個配置する。図１７に示すように、ナンドセル３８の出
力はセル列１１ｂに配置されているフィードスルーセル
４４を第２層配線により横切って、インバータセル３９
の入力に接続することができる。また、フィードスルー
セル４４は、電源配線２２および接地配線２３に接続す
ることによりバイパスコンデンサとなる容量４４ｅを構
成しており、それら電源配線２２および接地配線２３
は、他の機能セルと接続され共通に用いられているの
で、ＩＣチップ内のディジタル部の電源配線２２および
接地配線２３に直接にバイパスコンデンサ４４ｅを接続
し、ノイズを極めて良好に低減させることができる。

【００３４】なお、この実施の形態１では、セルベース
方式によりレイアウト設計された半導体集積回路につい
て説明したが、その他のゲートアレイ方式により構成さ
れる半導体集積回路についても、上記第１電極４５、誘
電体膜４７および第２電極４８により構成された容量４
４ｅを形成し、電源配線２２および接地配線２３に接続
することにより、バイパスコンデンサを形成し同様な効
果を奏する。さらに、この実施の形態１では、第１電極
４５に接地配線２３を接続し、第２電極４８に電源配線
２２を接続したが、第１電極４５に電源配線２２を接続
し、第２電極４８に接地配線２３を接続するようにして
も同様な効果を奏する。

【００３５】以上のように、この実施の形態１では、フ
ィードスルーセル４４内に、第１電極４５、誘電体膜４
７および第２電極４８により構成された容量４４ｅを形
成し、電源配線２２および接地配線２３に接続するよう
に構成したので、バイパスコンデンサを形成しフィード
スルーセル４４の幅そろえ、および配線領域確保の機能
に加え、ＩＣチップ１内の電源配線２２および接地配線
２３に直接にバイパスコンデンサ４４ｅを接続し、ノイ
ズを極めて良好に低減させることができる。

【００３６】実施の形態２．図１８はこの発明の実施の
形態２によるキャップセルを示すレイアウト図である。
図１８において、５５ａ〜５５ｄは、キャップセル５５
の概略的な上部断面図、下部断面図、右側断面図および
左側断面図である。ここで、スルーホール２２ａ，２３
ａは、第１層配線と第２層配線とを接続するために第１
絶縁酸化膜に開けられる穴を示す。また、コンタクトホ
ールは、スルーホール２２ａ，２３ａと重なっているの
で図示していない。

【００３７】図１８において、５７はシリコン基板、５
６はシリコン基板５７上に形成された層間膜、４５は層
間膜５６上に形成された第１電極、４７はその第１電極
４５上に形成された誘電体膜、４８はその誘電体膜４７
上に第１電極４５と対向するように形成され、それら第
１電極４５および誘電体膜４７と共に容量を構成する第
２電極である。５８はその第２電極４８上に形成された
第１絶縁酸化膜、５９はその第１絶縁酸化膜５８上に形
成された第２絶縁酸化膜である。また、２２ｂは第２電
極４８にコンタクトホールを介して第１層配線により接
続された電源配線、２３ｂは第１電極４５にコンタクト
ホールを介して第１層配線により接続された接地配線で
ある。また、４２は第２層配線により形成され、第１層
配線により形成された電源配線２２ｂにスルーホール２
２ａを介して接続された電源配線、４３は第２層配線に
より形成され、第１層配線により形成された接地配線２
３ｂにスルーホール２３ａを介して接続された接地配線
である。さらに、セル幅がｎＢＣであることを示し、セ
ル高３３は標準セルとして統一されたものである。

【００３８】次に動作について説明する。第１電極４５
は、コンタクトホールを介して第１層配線により形成さ
れる接地配線２３ｂに接続される。また、その第１電極
４５に誘電体膜４７を介して対向配置された第２電極４
８は、コンタクトホールを介して第１層配線により形成
される電源配線２２ｂに接続される。従って、第１電極
４５、誘電体膜４７および第２電極４８により、電源配
線２２ｂおよび接地配線２３ｂに接続されたバイパスコ
ンデンサを構成することができる。また、層間膜５６
は、シリコン基板５７と第１電極４５とを絶縁し、第１
絶縁酸化膜５８は、第２電極４８と第１層配線とを絶縁
し、第２絶縁酸化膜５９は、第１層配線と第２層配線と
を絶縁するものである。さらに、シリコン基板５７、層
間膜５６、第１絶縁酸化膜５８および第２絶縁酸化膜５
９は、ＩＣ製造時に必要なものであり、レイアウト設計
時にはそれらのデータを必要としないものである。詳し
いセル動作についてはこの発明の本質と無関係なので省
略する。

【００３９】次に、図１４を用いてこの実施の形態２の
キャップセルの配置例を説明する。図１４に示したキャ
ップセルの代わりに、この実施の形態２のキャップセル
５５を配置する。キャップセル５５は、電源配線２２ｂ
および接地配線２３ｂに接続されたバイパスコンデンサ
を構成しており、それら電源配線２２ｂおよび接地配線
２３ｂは、他の機能セルと共通に用いられているので、
ＩＣチップ内のディジタル部の電源配線２２ｂおよび接
地配線２３ｂに直接にバイパスコンデンサを接続し、ノ
イズを極めて良好に低減させることができる。

【００４０】なお、この実施の形態２では、セルベース
方式によりレイアウト設計された半導体集積回路につい
て説明したが、その他のゲートアレイ方式により構成さ
れる半導体集積回路についても、上記第１電極４５、誘
電体膜４７および第２電極４８により構成されたバイパ
スコンデンサを形成し、電源配線２２ｂおよび接地配線
２３ｂに接続することにより、同様な効果を奏する。さ
らに、この実施の形態２では、第１電極４５に接地配線
２３ｂを接続し、第２電極４８に電源配線２２ｂを接続
したが、第１電極４５に電源配線２２ｂを接続し、第２
電極４８に接地配線２３ｂを接続するようにしても同様
な効果を奏する。

【００４１】以上のように、この実施の形態２では、キ
ャップセル５５内に、第１電極４５、誘電体膜４７およ
び第２電極４８により構成されたバイパスコンデンサを
形成し、電源配線２２ｂおよび接地配線２３ｂに接続す
るように構成したので、キャップセル５５の電源供給お
よび接地供給の機能に加え、ＩＣチップ１内のディジタ
ル部の電源配線２２ｂおよび接地配線２３ｂに直接にバ
イパスコンデンサを接続し、ノイズを極めて良好に低減
させることができる。

【００４２】実施の形態３．図１９はこの発明の実施の
形態３によるセル列を示すレイアウト図である。図１９
において、６０はフィードスルーセル４４およびキャッ
プセル５５と同一の層を有する容量であり、セル列１１
の上側に一定の高さで形成し、それらの層とフィードス
ルーセル４４およびキャップセル５５の層とを接続した
ものである。即ち、容量６０は、シリコン基板５７、層
間膜５６、第１電極４５、誘電体膜４７、第２電極４
８、第１絶縁酸化膜５８、および第２絶縁酸化膜５９の
層から成り、同一層から成るフィードスルーセル４４お
よびキャップセル５５の各層と接続するものである。

【００４３】次に動作について説明する。図１９に示す
ように、セル列１１の上側に一定の高さで容量６０を形
成し、実施の形態１に示したフィードスルーセル４４
と、実施の形態２に示したキャップセル５５の各層と接
続する。容量６０の第１電極４５は、フィードスルーセ
ル４４およびキャップセル５５の第１電極４５を介して
接地配線２３に接続され、また、容量６０の第２電極４
８は、フィードスルーセル４４およびキャップセル５５
の第２電極４８を介して電源配線２２に接続することで
バイパスコンデンサが形成される。このように、容量６
０を形成することにより、バイパスコンデンサの容量を
より大きくすることができ、ノイズを低減する効果をよ
り大きくすることができる。

【００４４】なお、この実施の形態３では、実施の形態
１に示したフィードスルーセル４４と、実施の形態２に
示したキャップセル５５の両方を用いたが、フィードス
ルーセル４４およびキャップセル５５のうち、いずれか
一方に容量が形成されていれば良く、その容量が形成さ
れたフィードスルーセル４４またはキャップセル５５の
各層と容量６０の各層とを接続しても、ほぼ同様な効果
を奏する。

【００４５】以上のように、この実施の形態３では、セ
ル列１１の上側に一定の高さでフィードスルーセル４４
またはキャップセル５５と同一の層を有する容量６０を
形成したので、バイパスコンデンサの容量をより大きく
することができ、ノイズを低減する効果をより大きくす
ることができる。また、セル列１１とセル列１１との間
隔は、セル列毎に異なる場合があるが、容量６０を一定
の高さで形成することにより、他のセル列１１に容量６
０が重なることがなく、どのセル列１１に対しても一律
に設計できる。

【００４６】実施の形態４．図２０はこの発明の実施の
形態４によるセル列を示すレイアウト図であり、セル列
１１の下側に一定の高さで容量６０を形成したものであ
る。その他の構成は、図１９と同一なので重複する説明
を省略する。

【００４７】以上のように、この実施の形態４では、セ
ル列１１の下側に一定の高さで容量６０を形成したの
で、実施の形態３と同一の効果を奏する。

【００４８】実施の形態５．図２１はこの発明の実施の
形態５によるセル列を示すレイアウト図であり、セル列
１１の上下側に一定の高さで容量６０を形成したもので
ある。その他の構成は、図１９および図２０と同一なの
で重複する説明を省略する。

【００４９】以上のように、この実施の形態５では、セ
ル列１１の上下側に一定の高さで容量６０を形成したの
で、実施の形態３と同一の効果を奏すると共に、バイパ
スコンデンサの容量をさらに大きくすることができる。

【００５０】実施の形態６．図２２はこの発明の実施の
形態６によるキャップセルを示すレイアウト図、図２３
はセル列を示すレイアウト図である。図において、６１
はキャップセル５５と同一の層を有するバイパスコンデ
ンサであり、キャップセル５５とそのキャップセル５５
に縦列配置されたキャップセル５５との間全面に形成
し、それらの層とキャップセル５５の層とを接続したも
のである。即ち、バイパスコンデンサ６１は、シリコン
基板５７、層間膜５６、第１電極４５、誘電体膜４７、
第２電極４８、第１絶縁酸化膜５８、および第２絶縁酸
化膜５９の層から成り、同一層から成るキャップセル５
５の各層と接続するものである。

【００５１】次に動作について説明する。上述した図１
１に示したように、配線４０は第２層配線によりピンと
ピンとを接続することで行われる。このピンは第２層配
線からなり、ピンという属性はレイアウト設計時にコン
ピュータが配線を行うために与えているものであって、
製造されたＩＣでは配線４０もピンも全く同じ第２層配
線である。まず、第１電極４５、誘電体膜４７、および
第２電極４８のそれぞれの属性を有するピンをある一定
の高さで実施の形態２で示したキャップセル５５の上下
両端に付加しておく。ここで、付加した第１電極４５、
誘電体膜４７、および第２電極４８の層は、実施の形態
２のキャップセル５５の各々の対応する層と接続されて
いる。そして、図２３に示すように、セル列１１に標準
セルを配置後、第１電極４５、誘電体膜４７、および第
２電極４８の各々の属性を有するピンを各々対応した層
で接続することにより、バイパスコンデンサ６１を、キ
ャップセル５５とそのキャップセル５５に縦列配置され
たキャップセル５５との間全面に形成することができ
る。

【００５２】以上のように、この実施の形態６では、第
１電極４５、誘電体膜４７、および第２電極４８のそれ
ぞれの属性を有するピンの指定により、バイパスコンデ
ンサ６１を、キャップセル５５とそのキャップセル５５
に縦列配置されたキャップセル５５との間全面に形成す
るように構成したので、バイパスコンデンサの容量をさ
らに大きくすることができ、ノイズを低減する効果をよ
り大きくすることができる。また、セル列１１とセル列
１１との間隔は、セル列１１毎に異なる場合があるが、
セル列１１にバイパスコンデンサ６１を配置後、各々の
属性を有するピンを各々対応した層で接続することによ
り、他のセル列１１にバイパスコンデンサ６１が重なる
ことを防止することができる。

【００５３】実施の形態７．図２４はこの発明の実施の
形態７によるセル列を示すレイアウト図であり、実施の
形態３と実施の形態６とを組み合わせたものである。但
し、キャップセル５５は、実施の形態６に示したものを
用いる。

【００５４】以上のように、この実施の形態７では、実
施の形態３と実施の形態６とを組み合わせたので、バイ
パスコンデンサの容量をさらに大きくすることができ、
ノイズを低減する効果をより大きくすることができる。

【００５５】実施の形態８．図２５はこの発明の実施の
形態８によるセル列を示すレイアウト図であり、実施の
形態４と実施の形態６とを組み合わせたものである。但
し、キャップセル５５は、実施の形態６に示したものを
用いる。

【００５６】以上のように、この実施の形態８では、実
施の形態４と実施の形態６とを組み合わせたので、バイ
パスコンデンサの容量をさらに大きくすることができ、
ノイズを低減する効果をより大きくすることができる。

【００５７】実施の形態９．図２６はこの発明の実施の
形態９によるセル列を示すレイアウト図であり、実施の
形態５と実施の形態６とを組み合わせたものである。但
し、キャップセル５５は、実施の形態６に示したものを
用いる。

【００５８】以上のように、この実施の形態９では、実
施の形態５と実施の形態６とを組み合わせたので、バイ
パスコンデンサの容量をさらに大きくすることができ、
ノイズを低減する効果をより大きくすることができる。

【００５９】実施の形態１０．図２７はこの発明の実施
の形態１０による単位容量セルを示すレイアウト図であ
り、図２７において、６２ａ〜６２ｄは、単位容量セル
６２の概略的な上部断面図、下部断面図、右側断面図お
よび左側断面図である。単位容量セル６２は、１ＢＣの
幅を有すると共に、セル列１１とセル列１１との間の高
さの１／ｎ（ｎは任意の整数）の高さを有し、バイパス
コンデンサ６０，６１と同一の層を有するものである。
即ち、単位容量セル６２は、シリコン基板５７、層間膜
５６、第１電極４５、誘電体膜４７、第２電極４８、第
１絶縁酸化膜５８、および第２絶縁酸化膜５９の層から
成り、同一層から成るフィードスルーセル４４またはキ
ャップセル５５の各層と接続されるものである。

【００６０】次に動作について説明する。まず、図２７
に示すように、幅が１ＢＣで高さがセル列１１とセル列
１１との間の高さの１／ｎ（ｎは任意の整数）となるあ
る一定の高さの単位容量セル６２を作っておく。図２９
は図２８のように複数並んだセル列１１の範囲６４を拡
大した図である。図２９に示すように、キャップセルに
は実施の形態２に示したキャップセル５５を用い、単位
容量セル６２を配線チャネル全体に配置する。また、キ
ャップセル５５の各層と単位容量セル６２の各々対応す
る層とを接続することにより、バイパスコンデンサを配
線チャネル全体に拡張配置することができる。

【００６１】なお、この実施の形態１０では、単位容量
セル６２をキャップセル５５と接続したが、単位容量セ
ル６２をフィードスルーセル４４と接続しても良い。

【００６２】以上のように、この実施の形態１０では、
単位容量セル６２を配線チャネル全体に配置するように
構成したので、バイパスコンデンサを配線チャネル全体
に拡張配置することができ、ノイズを低減させる効果を
より大きくすることができる。また、単位容量セル６２
を用いることにより、隙間が空くことなく容易に配線チ
ャネル全体に配置することができる。

【００６３】実施の形態１１．図３０はこの発明の実施
の形態１１による容量セルを示すレイアウト図であり、
図３０において、容量セル６４は、ある一定の幅を有す
ると共に、セル列１１とセル列１１との間の高さの１／
ｎ（ｎは任意の整数）の高さを有し、バイパスコンデン
サ６０，６１と同一の層を有するものである。

【００６４】次に動作について説明する。まず、図３０
に示すように、ある一定の幅を有すると共に、セル列１
１とセル列１１との間の高さの１／ｎ（ｎは任意の整
数）の高さを有する容量セル６４の第１電極４５、誘電
体膜４７、および第２電極４８のそれぞれの属性を有す
るピンを作っておく。図３１は図２８のように複数並ん
だセル列１１の範囲６４を拡大した図である。図３１に
示すように、キャップセルには実施の形態２のキャップ
セル５５を用い、第１電極４５、誘電体膜４７および第
２電極４８のピンからなる容量セル６４を配線チャネル
の左端に縦一列連続して配置する。また、配線チャネル
の右端にも同様に容量セル６４を配置する。そして、容
量セル６４の配置後、第１電極４５、誘電体膜４７およ
び第２電極４８の各々のピンを、キャップセル５５の各
々対応した層と接続することにより、図３２に示すよう
に、配線チャネルの全体に容量セル６４を形成する。

【００６５】なお、この実施の形態１１では、容量セル
６４をキャップセル５５と接続したが、容量セル６４を
フィードスルーセル４４と接続しても良い。

【００６６】以上のように、この実施の形態１１では、
第１電極４５、誘電体膜４７および第２電極４８のピン
からなる容量セル６４を配線チャネル全体に配置するよ
うにしたので、バイパスコンデンサを配線チャネル全体
に拡張配置することができ、ノイズを低減させる効果を
より大きくすることができる。また、ピンを用いて配置
することにより、容易に形成することができる。

【００６７】

【発明の効果】以上のように、請求項１記載の発明によ
れば、誘電体膜上に第１電極と対向するように形成さ
れ、それら第１電極および誘電体膜と共に容量を構成す
る第２電極と、第１電極および第２電極のうちのいずれ
か一方に接続された接地配線と、その接地配線と接続さ
れていない第１電極または第２電極に接続された電源配
線とを備えるように構成したので、半導体集積回路内の
電源配線および接地配線に直接に容量を接続することが
でき、ノイズを極めて良好に低減させることができる効
果がある。

【００６８】請求項２記載の発明によれば、誘電体膜上
に第１電極と対向するように形成され、それら第１電極
および誘電体膜と共に容量を構成する第２電極，第１電
極および第２電極のうちのいずれか一方に第１層配線に
より接続された接地配線，その接地配線と接続されてい
ない第１電極または第２電極に第１層配線により接続さ
れた電源配線を有し、所定の論理回路を配置し接地配線
および電源配線を共通にした機能セルと共にセル列を構
成し、そのセル列の幅を統一するフィードスルーセルを
備えるように構成したので、フィードスルーセルの幅そ
ろえ、および配線領域確保の機能に加え、半導体集積回
路内の電源配線および接地配線に直接にバイパスコンデ
ンサを接続することができ、ノイズを極めて良好に低減
させることができる効果がある。

【００６９】請求項３記載の発明によれば、誘電体膜上
に第１電極と対向するように形成され、それら第１電極
および誘電体膜と共に容量を構成する第２電極，第１電
極および第２電極のうちのいずれか一方に第１層配線に
より接続された接地配線，その接地配線と接続されてい
ない第１電極または第２電極に第１層配線により接続さ
れた電源配線を有し、所定の論理回路を配置し接地配線
および電源配線を共通にした機能セルと共にセル列を構
成し、その機能セルに接地供給および電源供給するキャ
ップセルを備えるように構成したので、キャップセルの
電源供給および接地供給の機能に加え、半導体集積回路
内の電源配線および接地配線に直接にバイパスコンデン
サを接続することができ、ノイズを極めて良好に低減さ
せることができる効果がある。

【００７０】請求項４記載の発明によれば、セル列とセ
ル列との間に、第１電極，誘電体膜および第２電極から
構成される容量を形成し、それら第１電極，誘電体膜お
よび第２電極と、フィードスルーセルまたはキャップセ
ルの第１電極，誘電体膜および第２電極とを接続するよ
うに構成したので、バイパスコンデンサの容量をより大
きくすることができ、ノイズを低減する効果をより大き
くすることができる効果がある。

【００７１】請求項５記載の発明によれば、セル列とセ
ル列との間に構成されるバイパスコンデンサは、そのセ
ル列の上端および下端のうちの少なくとも一端に所定の
高さで形成されるように構成したので、セル列とセル列
との間隔は、セル列毎に異なる場合があるが、バイパス
コンデンサを一定の高さで形成することにより、他のセ
ル列に重なることがなく、どのセル列に対しても一律に
設計できる効果がある。

【００７２】請求項６記載の発明によれば、セル列とセ
ル列との間に構成されるバイパスコンデンサは、任意の
キャップセルとそのキャップセルに縦列配置されたキャ
ップセルとの間全面に形成されるように構成したので、
バイパスコンデンサの容量をさらに大きくすることがで
き、ノイズを低減する効果をより大きくすることができ
る効果がある。

【００７３】請求項７記載の発明によれば、セル列とセ
ル列との間に構成されるバイパスコンデンサは、任意の
セル列とそのセル列に縦列配置されたセル列との間全面
に形成されるように構成したので、バイパスコンデンサ
をセル列とセル列との間全面に拡張配置することがで
き、ノイズを低減させる効果をより大きくすることがで
きる効果がある。

【００７４】請求項８記載の発明によれば、１ベーシッ
クセルの幅を有すると共に、セル列とセル列との間の高
さの１／ｎ（ｎは任意の整数）の高さを有し、第１電
極，誘電体膜および第２電極から構成される単位容量セ
ルを、そのセル列とセル列との間に配置してバイパスコ
ンデンサを構成したので、透き間が空くことなく容易に
配線チャネル全体に配置することができる効果がある。

【図面の簡単な説明】

【図１】 セルベース方式でレイアウト設計されたＩＣ
チップを示す概念図である。

【図２】 インバータセルを示すレイアウト図である。

【図３】 インバータセルを示す論理回路図およびトラ
ンジスタレベルの回路図である。

【図４】 ナンドセルを示すレイアウト図である。

【図５】 ナンドセルを示す論理回路図およびトランジ
スタレベルの回路図である。

【図６】 インバータセルとナンドセルとを横方向に配
置したレイアウト図である。

【図７】 セル列の配置例を示す説明図である。

【図８】 フィードスルーセルを示すレイアウト図であ
る。

【図９】 フィードスルーセルの機能を示す説明図であ
る。

【図１０】 一例として示した論理回路図である。

【図１１】 フィードスルーセルを用いた配置配線図で
ある。

【図１２】 ディジアナ混載ＩＣチップのレイアウトパ
ターンを示す概念図である。

【図１３】 キャップセルのレイアウト図である。

【図１４】 範囲４４を拡大した図である。

【図１５】 この発明の実施の形態１によるフィードス
ルーセルを示すレイアウト図である。

【図１６】 フィードスルーセルの回路図である。

【図１７】 フィードスルーセルを用いた配置配線図で
ある。

【図１８】 この発明の実施の形態２によるキャップセ
ルを示すレイアウト図である。

【図１９】 この発明の実施の形態３によるセル列を示
すレイアウト図である。

【図２０】 この発明の実施の形態４によるセル列を示
すレイアウト図である。

【図２１】 この発明の実施の形態５によるセル列を示
すレイアウト図である。

【図２２】 この発明の実施の形態６によるキャップセ
ルを示すレイアウト図である。

【図２３】 セル列を示すレイアウト図である。

【図２４】 この発明の実施の形態７によるセル列を示
すレイアウト図である。

【図２５】 この発明の実施の形態８によるセル列を示
すレイアウト図である。

【図２６】 この発明の実施の形態９によるセル列を示
すレイアウト図である。

【図２７】 この発明の実施の形態１０による単位容量
セルを示すレイアウト図である。

【図２８】 複数のセル列を示すレイアウト図である。

【図２９】 単位容量セルを配線チャネル全体に配置し
たセル列を示すレイアウト図である。

【図３０】 この発明の実施の形態１１による容量セル
を示すレイアウト図である。

【図３１】 容量セルの配置例を示すレイアウト図であ
る。

【図３２】 容量を配線チャネル全体に形成したセル列
を示すレイアウト図である。

【図３３】 従来のディジアナ混載ＩＣチップのレイア
ウトパターンを示す概念図である。

【図３４】 従来のディジアナ混載ＩＣチップを搭載し
たＩＣパッケージを示す断面図である。

【図３５】 従来のＩＣパッケージを示す外形図であ
る。

【符号の説明】

１１，１１ａ〜１１ｃ セル列、２２，２２ｂ 電源配
線、２３，２３ｂ 接地配線、４４ フィードスルーセ
ル、４４ｅ，６０ 容量、６１ バイパスコンデンサ、
４５ 第１電極、４７ 誘電体膜、４８ 第２電極、５
５ キャップセル、５７ シリコン基板、５８ 第１絶
縁酸化膜、６２ 単位容量セル。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 シリコン基板上に形成された第１電極
   と、その第１電極上に形成された誘電体膜と、その誘電
   体膜上に上記第１電極と対向するように形成され、それ
   ら第１電極および誘電体膜と共に容量を構成する第２電
   極と、その第２電極上に形成された絶縁酸化膜と、上記
   第１電極および上記第２電極のうちのいずれか一方に接
   続された接地配線と、その接地配線と接続されていない
   上記第１電極または上記第２電極に接続された電源配線
   とを備えた半導体集積回路。
2. 【請求項２】 シリコン基板上に形成された第１電極，
   その第１電極上に形成された誘電体膜，その誘電体膜上
   に上記第１電極と対向するように形成され、それら第１
   電極および誘電体膜と共に容量を構成する第２電極，そ
   の第２電極上に形成された第１絶縁酸化膜，上記第１電
   極および上記第２電極のうちのいずれか一方に第１層配
   線により接続された接地配線，その接地配線と接続され
   ていない上記第１電極または上記第２電極に第１層配線
   により接続された電源配線を有することによりバイパス
   コンデンサを備え、所定の論理回路を配置し上記接地配
   線および上記電源配線を共通にした機能セルと共にセル
   列を構成し、そのセル列の幅を統一するフィードスルー
   セルを備えたセルベース方式によりレイアウト設計され
   た半導体集積回路。
3. 【請求項３】 シリコン基板上に形成された第１電極，
   その第１電極上に形成された誘電体膜，その誘電体膜上
   に上記第１電極と対向するように形成され、それら第１
   電極および誘電体膜と共に容量を構成する第２電極，そ
   の第２電極上に形成された第１絶縁酸化膜，上記第１電
   極および上記第２電極のうちのいずれか一方に第１層配
   線により接続された接地配線，その接地配線と接続され
   ていない上記第１電極または上記第２電極に第１層配線
   により接続された電源配線を有することによりバイパス
   コンデンサを備え、所定の論理回路を配置し上記接地配
   線および上記電源配線を共通にした機能セルと共にセル
   列を構成し、その機能セルに接地供給および電源供給す
   るキャップセルを備えたセルベース方式によりレイアウ
   ト設計された半導体集積回路。
4. 【請求項４】 セル列とセル列との間に、第１電極，誘
   電体膜および第２電極から構成される容量を形成し、そ
   れら第１電極，誘電体膜および第２電極と、フィードス
   ルーセルまたはキャップセルの第１電極，誘電体膜およ
   び第２電極とを接続することによりバイパスコンデンサ
   を備えたことを特徴とする請求項２または請求項３記載
   のセルベース方式によりレイアウト設計された半導体集
   積回路。
5. 【請求項５】 セル列とセル列との間に構成されるバイ
   パスコンデンサは、そのセル列の上端および下端のうち
   の少なくとも一端に所定の高さで形成されることを特徴
   とする請求項４記載のセルベース方式によりレイアウト
   設計された半導体集積回路。
6. 【請求項６】 セル列とセル列との間に構成されるバイ
   パスコンデンサは、任意のキャップセルとそのキャップ
   セルに縦列配置されたキャップセルとの間全面に形成さ
   れることを特徴とする請求項４または請求項５記載のセ
   ルベース方式によりレイアウト設計された半導体集積回
   路。
7. 【請求項７】 セル列とセル列との間に構成されるバイ
   パスコンデンサは、任意のセル列とそのセル列に縦列配
   置されたセル列との間全面に形成されることを特徴とす
   る請求項４記載のセルベース方式によりレイアウト設計
   された半導体集積回路。
8. 【請求項８】 １ベーシックセルの幅を有すると共に、
   セル列とセル列との間の高さの１／ｎ（ｎは任意の整
   数）の高さを有し、第１電極，誘電体膜および第２電極
   から構成される単位容量セルを、そのセル列とセル列と
   の間に配置してバイパスコンデンサを構成することを特
   徴とする請求項７記載のセルベース方式によりレイアウ
   ト設計された半導体集積回路。