JPS62111362A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS62111362A JPS62111362A JP60251332A JP25133285A JPS62111362A JP S62111362 A JPS62111362 A JP S62111362A JP 60251332 A JP60251332 A JP 60251332A JP 25133285 A JP25133285 A JP 25133285A JP S62111362 A JPS62111362 A JP S62111362A
- Authority
- JP
- Japan
- Prior art keywords
- information
- ear
- stored
- contents
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビットマツプメモリに格納された画1゛宋デ
ータの処理におけるデータ処理装置に関するものである
。
ータの処理におけるデータ処理装置に関するものである
。
従来の技術
最近、オフィス情報機器に高速なイメージ編集機能が要
求されてきている。イメージ情報は一次元のメモリに二
次元の空間を開設し、この空間の一部に格納され処理さ
れる。第5図は、横と縦の大きさがそれぞれXとyであ
るイメージを横幅W語(16ビツト/語)の空間に格納
した例である。
求されてきている。イメージ情報は一次元のメモリに二
次元の空間を開設し、この空間の一部に格納され処理さ
れる。第5図は、横と縦の大きさがそれぞれXとyであ
るイメージを横幅W語(16ビツト/語)の空間に格納
した例である。
第5図で、1は二次元化されたメモリ、2は格納された
イメージである。a −%−eはそれぞれが1語(16
ビツト)である。lの横幅は、W語となり。
イメージである。a −%−eはそれぞれが1語(16
ビツト)である。lの横幅は、W語となり。
オ1行目のアドレスがnであれば、2行目のアドレスは
n−)−w、m行目はn十mwとなる。すなわち、bか
らCへ移るには、Wを加算すればよく、逆にl〕からC
へ移るにはWを減算すればよい。
n−)−w、m行目はn十mwとなる。すなわち、bか
らCへ移るには、Wを加算すればよく、逆にl〕からC
へ移るにはWを減算すればよい。
イメージ情報は解像度が増すにつれ膨大な量となる。例
えば、1語当り16本の解像度の場合、A、1文書1枚
で約1メガ語のメモリを必要とする。
えば、1語当り16本の解像度の場合、A、1文書1枚
で約1メガ語のメモリを必要とする。
16ビツトで表現し得る整数値は65535であるから
、大容量のメモリを処理する場合のアドレスは、16ビ
ツト単位のアクセスとすれば20ビツト以上必要である
。
、大容量のメモリを処理する場合のアドレスは、16ビ
ツト単位のアクセスとすれば20ビツト以上必要である
。
第6図は、24ビツトのアドレスレジスタと4ヒツトの
ビットポジションレジスタを備えた場合のメモリの1点
の指示方法を説明するためのものである。EA1%60
’lは8ビツト、AR602は16ヒノト、BPR60
3は4ビツトのレジスタでありEAR601とAR60
2とで24ビツトアドレスを構成し、16メガ語のメモ
リ4の中の1語aを指示し、aの中の任意の1ビツト6
05をBPR603で指示する。第5図で説明した行の
移動は、B P I(。
ビットポジションレジスタを備えた場合のメモリの1点
の指示方法を説明するためのものである。EA1%60
’lは8ビツト、AR602は16ヒノト、BPR60
3は4ビツトのレジスタでありEAR601とAR60
2とで24ビツトアドレスを構成し、16メガ語のメモ
リ4の中の1語aを指示し、aの中の任意の1ビツト6
05をBPR603で指示する。第5図で説明した行の
移動は、B P I(。
603の内容は変化しないため、EAR601とAR6
02を連結した24ビツトに横幅Wを加減算することで
達成する。
02を連結した24ビツトに横幅Wを加減算することで
達成する。
牙7図は、第6図のレノスフを備えた従来方式の16ヒ
ノトのテーク処理装置のブロック図である。 701は
All、、702はJ号All、、 703は汎用レジ
スタ(GIt)テあり、説明の都合上、BPR,603
はこのブロックに割り当てられているとする。
ノトのテーク処理装置のブロック図である。 701は
All、、702はJ号All、、 703は汎用レジ
スタ(GIt)テあり、説明の都合上、BPR,603
はこのブロックに割り当てられているとする。
704は演算器(ALU)であり、あるタイミングでレ
ジスタ705と706に格納された16ビツトのデータ
間で算術演算・論理演算等を行なう。41は演算結果を
反映するフラグ信号である。707はマイクロプロクラ
ム制御ブロック(MPC)であり、マイクロプログラム
メモリやマイクロ命令のデコーダ、各種タイミンク発生
部がある。このデータ処理装置は、Aハス80と13ハ
ス81の2つの内部バスをもっており、1マシンザイク
ロで2つのレジスタの内容を読み出してレジスタ705
と706へ転送し、ALU704にて演算することが可
能になっている。
ジスタ705と706に格納された16ビツトのデータ
間で算術演算・論理演算等を行なう。41は演算結果を
反映するフラグ信号である。707はマイクロプロクラ
ム制御ブロック(MPC)であり、マイクロプログラム
メモリやマイクロ命令のデコーダ、各種タイミンク発生
部がある。このデータ処理装置は、Aハス80と13ハ
ス81の2つの内部バスをもっており、1マシンザイク
ロで2つのレジスタの内容を読み出してレジスタ705
と706へ転送し、ALU704にて演算することが可
能になっている。
オフ図のデータ処理装置の動作を第8図のタイミングチ
ャートを用いて説明する。
ャートを用いて説明する。
第8図において、T1〜T 4は4相のクロックを表し
、このクロックにより各部が制御される。
、このクロックにより各部が制御される。
1マンンサイクルはT1〜T4までであり、7oIA
RにWを加算して結果を1%701に格納するという動
作は1マシンサイクルで実行する。
RにWを加算して結果を1%701に格納するという動
作は1マシンサイクルで実行する。
以下上記動作について説明する。
aは、マイクロ命令レジスタ(M i R)の内容を表
し、T Iの前縁で更新される。オnサイクルにおいて
は、AR701とWを加算する命令(ADD)が格納さ
れているものとする。MiRの出力は〜1PC707の
中のデコーダに供給され、bのADD信号がデコートさ
れ、T3の前縁で定まりラッチされる。内部ハス80.
81には、それぞれ被加数であるAR701の内容と加
数であるWが出力される。内部バスの情報は、T3でレ
ジスタ705と706に格納され、同時にAL[J70
4にて加算が始められeのような出力状態になる。なお
、第8図において斜視部は値が不定であることを示す。
し、T Iの前縁で更新される。オnサイクルにおいて
は、AR701とWを加算する命令(ADD)が格納さ
れているものとする。MiRの出力は〜1PC707の
中のデコーダに供給され、bのADD信号がデコートさ
れ、T3の前縁で定まりラッチされる。内部ハス80.
81には、それぞれ被加数であるAR701の内容と加
数であるWが出力される。内部バスの情報は、T3でレ
ジスタ705と706に格納され、同時にAL[J70
4にて加算が始められeのような出力状態になる。なお
、第8図において斜視部は値が不定であることを示す。
即ち、AL[Jの出力は、′1゛4の後縁には定まって
いることになる。また、AR701が結果格納場所とな
るため、AR701へ格納することを許可する信号I−
・I)Al(、信号が(「)のように′r3て1になる
。
いることになる。また、AR701が結果格納場所とな
るため、AR701へ格納することを許可する信号I−
・I)Al(、信号が(「)のように′r3て1になる
。
レノスフへの格納は、L D A、 r(、と′I″I
との論理積をとった信号で達成し、gのようにT1でA
R701は更新される。このように、通常の命令は、■
マシンサイクルで実行することができる。第4図のデー
タ処理装置では、17ンンサイクルでALU704で処
理できるビット幅を超えるデータを処理する場合は、2
マシンサイクル以上必要となる。
との論理積をとった信号で達成し、gのようにT1でA
R701は更新される。このように、通常の命令は、■
マシンサイクルで実行することができる。第4図のデー
タ処理装置では、17ンンサイクルでALU704で処
理できるビット幅を超えるデータを処理する場合は、2
マシンサイクル以上必要となる。
以上のようなタイミンクで加算等が実行されるが、次に
、オフ図のデータ処理装置で第5図のイメージ2を処理
する場合を、第9図を用いて説明する。
、オフ図のデータ処理装置で第5図のイメージ2を処理
する場合を、第9図を用いて説明する。
之・9図は、第5図のイメージ2を、bからdの方向へ
1行ずつ処理する場合と、dからbの方向へ1行ずつ処
理する場合のプロクラムの流れを示す図である。まず最
初に処理10て始点を判断しbとdて処理を変える。b
の場合、処理20て1ull、トAI(、lこbのアド
レスを設定する。 この時B門信こは前もって適当な値
が格納されているものとする。(以降の説明でもBP
1.(、については同様である。) 始点がdの場合、処理21でEAR,ARにdのアドレ
スを設定する。次lこ処理30.31で1行の処理を行
ない、処理40.41で次に処理する行へ移動するため
、処理40では、ARに横幅Wを加え、処理41ではA
RからWを減する。処理50゜51で演算結果のキャリ
ーを判断し、始点がbの場合、キャリーが1であれば処
理60でEARに1を加える。始点がdの場合、キャリ
ーが0であれば処理61でEARから1を減する。次に
処理70゜71でY行の処理を終了したかを判定し、終
了していなければ次の行の処理のため、処理30.31
に戻る。終了していれば処理を終える。
1行ずつ処理する場合と、dからbの方向へ1行ずつ処
理する場合のプロクラムの流れを示す図である。まず最
初に処理10て始点を判断しbとdて処理を変える。b
の場合、処理20て1ull、トAI(、lこbのアド
レスを設定する。 この時B門信こは前もって適当な値
が格納されているものとする。(以降の説明でもBP
1.(、については同様である。) 始点がdの場合、処理21でEAR,ARにdのアドレ
スを設定する。次lこ処理30.31で1行の処理を行
ない、処理40.41で次に処理する行へ移動するため
、処理40では、ARに横幅Wを加え、処理41ではA
RからWを減する。処理50゜51で演算結果のキャリ
ーを判断し、始点がbの場合、キャリーが1であれば処
理60でEARに1を加える。始点がdの場合、キャリ
ーが0であれば処理61でEARから1を減する。次に
処理70゜71でY行の処理を終了したかを判定し、終
了していなければ次の行の処理のため、処理30.31
に戻る。終了していれば処理を終える。
発明が解決しようとする問題点
しかし以上のような構成では、処理の始点が変化する場
合、高速処理をするために2つのループを必要とし、し
かも1語を超えるデータの加減算を行なうために、処理
40〜60と処理41〜61のステップを必要とし、プ
ログラム全体の容量が大きいだけでなく、処理の最小ル
ープも長いという問題を何していた。
合、高速処理をするために2つのループを必要とし、し
かも1語を超えるデータの加減算を行なうために、処理
40〜60と処理41〜61のステップを必要とし、プ
ログラム全体の容量が大きいだけでなく、処理の最小ル
ープも長いという問題を何していた。
本発明は、上記問題を解決するもので、1語を超えるデ
ータの加減算を1ステツプで行なうことにより、最小ル
ープを短くし、プログラム全体の容量を小さくするもの
である。
ータの加減算を1ステツプで行なうことにより、最小ル
ープを短くし、プログラム全体の容量を小さくするもの
である。
問題点を解決するための手段
本発明は上記問題を解決するため、第2の情報保持手段
(EA)L)にインクリメンタ/デククメン ゛りを付
加し、ARを加算又は減算する命令のデコード情報と演
算器からのキャリー情報とBバスの1VISB(加数あ
るいは減数の1V1sBであり符号付二進数の符号ビッ
トを示す。)とから、インクリメンタ/デクリメンタの
動作モードとその結果でEAI%を更新するか否かを決
める情報を生成する手段を追加することにより、上記目
的を達成するものである。
(EA)L)にインクリメンタ/デククメン ゛りを付
加し、ARを加算又は減算する命令のデコード情報と演
算器からのキャリー情報とBバスの1VISB(加数あ
るいは減数の1V1sBであり符号付二進数の符号ビッ
トを示す。)とから、インクリメンタ/デクリメンタの
動作モードとその結果でEAI%を更新するか否かを決
める情報を生成する手段を追加することにより、上記目
的を達成するものである。
作 用
本発明は上記構成により、nビットを超えるデータにn
ビットの符号付2進数を加減算する処理を1ステツプで
実行し、処理速度の向上と共にステップ数の削減を計る
ようにしたものである。
ビットの符号付2進数を加減算する処理を1ステツプで
実行し、処理速度の向上と共にステップ数の削減を計る
ようにしたものである。
実施例
第1図は本発明の一実施例におけるデータ処理装置のブ
ロック図である。
ロック図である。
第1図において、1はレジスタ(AR)、2はインクリ
メンタ/デクリメンタを付加したレジスタ(IIU%)
、 3はBPRの割り当てられている汎用レジスタ群、
4はALU、41はALU4の演算結果を反夾するステ
ータス情報、5と6はALU4で演算するデータを保持
するレジスタ、7はデコーダを含むマイクロプログラム
制御部(MPC)である。71はマイクロ命令のデコー
ド信号で、この場合、ARtを加算又は減算する信号で
ある。
メンタ/デクリメンタを付加したレジスタ(IIU%)
、 3はBPRの割り当てられている汎用レジスタ群、
4はALU、41はALU4の演算結果を反夾するステ
ータス情報、5と6はALU4で演算するデータを保持
するレジスタ、7はデコーダを含むマイクロプログラム
制御部(MPC)である。71はマイクロ命令のデコー
ド信号で、この場合、ARtを加算又は減算する信号で
ある。
80と81はそれぞれAバスとBバスで、加減算の場合
Bバスのデータが加数および減数となる。
Bバスのデータが加数および減数となる。
9はデコーダからの信号(加算の時AI)l)AR1減
算の時8tJ13AR)71と、ALU4からのステー
タス情報(ここではキャリー)41と、Bバス上のデー
タのMSB(符号付二進数の符号情報)82とから、イ
ンクリメンタ/デクリメンタの動作モードと、EArL
2のデータをインクリメンタ/チクIJ メンタの演算
結果で更新するか否かを決定する信号91を生成する回
路(CONtJである。
算の時8tJ13AR)71と、ALU4からのステー
タス情報(ここではキャリー)41と、Bバス上のデー
タのMSB(符号付二進数の符号情報)82とから、イ
ンクリメンタ/デクリメンタの動作モードと、EArL
2のデータをインクリメンタ/チクIJ メンタの演算
結果で更新するか否かを決定する信号91を生成する回
路(CONtJである。
2・2図は、第1図のEEAIL2をさらに詳細に説明
するブロック図である。
するブロック図である。
第2図において、21はEAR2の値を保持しているレ
ジスタ、22はその内容を第1図のC0NT9からの信
号により+1又は−1の動作を行うインクリメンタ/デ
クリメンタである。23はEAR2へ供給するデータを
選択するセレクタである。
ジスタ、22はその内容を第1図のC0NT9からの信
号により+1又は−1の動作を行うインクリメンタ/デ
クリメンタである。23はEAR2へ供給するデータを
選択するセレクタである。
LDI;AI”(は第1図の〜IPC7の出力であり、
LDI;At%力月の時はABSから、IDEA1’J
t第1 図(7)CONT9からの信号の1つであり、
IDEARが1の時は22の出力を選択しEARに供給
する。EAR2はLDICAI(とIDEARがどちら
も1でない時は、データを更新しないようになっている
。インクリメンタ/デクリメンタ22は、ADDAI(
がIの場合インクリメント(E/l+1)を、0の場合
デクリメント([AR,−1)を実行する。インクリメ
ンタ/デクリメンタは、+r又は−1の回路のみである
ため、ALU4より小規模となる。演算におけるケート
遅延はリップルキャリ一方式を用いても1ビツト1段で
あるから、本実施例では8ビツトのため8段となり、演
算速においても、ALU4より速くすることができる。
LDI;At%力月の時はABSから、IDEA1’J
t第1 図(7)CONT9からの信号の1つであり、
IDEARが1の時は22の出力を選択しEARに供給
する。EAR2はLDICAI(とIDEARがどちら
も1でない時は、データを更新しないようになっている
。インクリメンタ/デクリメンタ22は、ADDAI(
がIの場合インクリメント(E/l+1)を、0の場合
デクリメント([AR,−1)を実行する。インクリメ
ンタ/デクリメンタは、+r又は−1の回路のみである
ため、ALU4より小規模となる。演算におけるケート
遅延はリップルキャリ一方式を用いても1ビツト1段で
あるから、本実施例では8ビツトのため8段となり、演
算速においても、ALU4より速くすることができる。
ADDAE3J、 IDE、l、は次の条件の時1とな
る。
る。
Al)DABは、
(1)ARに加算する命令で、かつ、加数が正数の時。
IDEAfLは、
(2) ARIに加算する命令で、かつ、加数が正数
で、かつ、キャリーが1の時、そして、(31AkL+
に加算する命令で、かつ、加数が負数で、かつ、キャリ
ーが0の時。
で、かつ、キャリーが1の時、そして、(31AkL+
に加算する命令で、かつ、加数が負数で、かつ、キャリ
ーが0の時。
となる。(3)は、加数の2の補数をとって加算してい
る。即ち、2の補数をとる前の値を減算することと同等
である。
る。即ち、2の補数をとる前の値を減算することと同等
である。
上記構成において、以下その動作について説明する。第
3図は、f!:A)12とAH1を連結した値に横幅W
を格納したレジスタWkL(VVRは汎用レジスタ3に
割り当てられる。)を加算し、結果をE A I−(2
とA I’(、1に格納する動作のタイミンクを説明す
る図である。wrtのMSBはOとする。
3図は、f!:A)12とAH1を連結した値に横幅W
を格納したレジスタWkL(VVRは汎用レジスタ3に
割り当てられる。)を加算し、結果をE A I−(2
とA I’(、1に格納する動作のタイミンクを説明す
る図である。wrtのMSBはOとする。
第3図において、(al〜Ig)は、之・5図のデータ
処理装置の1動作を説明する第8図のタイミング吉同様
のものである。hは、ALU4のステータス情報のキャ
リー((,1)LY )であり、通常のデータ処理装置
のALUでは先見術上げ方式を用いており演算結果より
先にC1tYは値が確定する。(たとえば、テキサスイ
ンスツルメント社のI’TL I Cである5N742
83のデータを参照)Iは、EARの内容であり、CM
が論理1になっているため、′v】て内容は更新される
。jは、インクリメンタ/デクリメンタの出力であり、
ここでは、A Rlこ加算を行なっているため、インク
リメンタとして動作している。kは、bとhの値から」
のインクリメンタの出力でE A 1%を更新するか否
かの情報I L)EARを表わしており、ここでは、b
とhが共に1のためIt)EARも1になる。kが1に
なったことにより、′r1のタイミングで」のEAtt
+1の値が1のようにEARに格納される。
処理装置の1動作を説明する第8図のタイミング吉同様
のものである。hは、ALU4のステータス情報のキャ
リー((,1)LY )であり、通常のデータ処理装置
のALUでは先見術上げ方式を用いており演算結果より
先にC1tYは値が確定する。(たとえば、テキサスイ
ンスツルメント社のI’TL I Cである5N742
83のデータを参照)Iは、EARの内容であり、CM
が論理1になっているため、′v】て内容は更新される
。jは、インクリメンタ/デクリメンタの出力であり、
ここでは、A Rlこ加算を行なっているため、インク
リメンタとして動作している。kは、bとhの値から」
のインクリメンタの出力でE A 1%を更新するか否
かの情報I L)EARを表わしており、ここでは、b
とhが共に1のためIt)EARも1になる。kが1に
なったことにより、′r1のタイミングで」のEAtt
+1の値が1のようにEARに格納される。
また、減算の場合は、WRの内容の2の被数をとりWを
−Wというように負の数にして加算すれば良い。
−Wというように負の数にして加算すれば良い。
このようにEAR2とARIを連結したf直に、WRを
加算して結果をEAR2とAH,1に格納する演算は、
Iマシンサイクル、即ち、1ステツプで実行できる。
加算して結果をEAR2とAH,1に格納する演算は、
Iマシンサイクル、即ち、1ステツプで実行できる。
本実施例のデータ処理装置で、第5図のイメージを処理
する場合を第4図で説明する。
する場合を第4図で説明する。
第4図は、第9図における処理と同様の処理を第1図の
データ処理装置で行なう場合の流れ図である。第4図に
おいて、まず最初に、処理10でレジスタWRに横幅W
を格納しておく。処理20では、処理の始点を判定し、
始点がdであれば処理31へ行きVVI(の2の補数を
とりwRへ格納し更に処、r!l!41でdのアドレス
をEAL(とAR?こ格納する。一方、処理20で始点
がbの場合は、VVR,はそのままにして処理40に行
きbのアドレスをgAl(とARに格納する。処理40
.41の次に処理50へ行永、1行の処理後、処理60
てARにWRを加算するマイクロ命令を実行する。処理
60ては、Wll、の内容が正数、即ちM S Bが0
の時は、A[(、+W11.の結果でキャリーが1なら
E〕’uI(、を+1する。また、WRの内容が負数、
即ちMSBが1の時は、AIL−1−WR,の結果でキ
ャリーが0ならEARを−1する。次に処理70でY回
終了したかを判定し、終了していなければ処理50へ戻
り次の行の処理を行なう。
データ処理装置で行なう場合の流れ図である。第4図に
おいて、まず最初に、処理10でレジスタWRに横幅W
を格納しておく。処理20では、処理の始点を判定し、
始点がdであれば処理31へ行きVVI(の2の補数を
とりwRへ格納し更に処、r!l!41でdのアドレス
をEAL(とAR?こ格納する。一方、処理20で始点
がbの場合は、VVR,はそのままにして処理40に行
きbのアドレスをgAl(とARに格納する。処理40
.41の次に処理50へ行永、1行の処理後、処理60
てARにWRを加算するマイクロ命令を実行する。処理
60ては、Wll、の内容が正数、即ちM S Bが0
の時は、A[(、+W11.の結果でキャリーが1なら
E〕’uI(、を+1する。また、WRの内容が負数、
即ちMSBが1の時は、AIL−1−WR,の結果でキ
ャリーが0ならEARを−1する。次に処理70でY回
終了したかを判定し、終了していなければ処理50へ戻
り次の行の処理を行なう。
このように、第9図の流れ図と比較し、最小ループは第
8図では処理3×→4×→5×(→6×)→7×→3×
というようになり(×は0又は1を示す)、第4図では
、処理50→60→70→50というように改善される
。
8図では処理3×→4×→5×(→6×)→7×→3×
というようになり(×は0又は1を示す)、第4図では
、処理50→60→70→50というように改善される
。
以上本実施例によれば、E NL”−2にインクリメン
タ/デクリメンタを追加し、ARIを加算する情報と加
減数の符号情報と演算におけるキャリーとから、インク
リメンタ/デクリメンタの動作モードを決定すると共に
、その演算結果でEARを更新することを決定すること
により、ALUの処理単位を超えるビット数に対する加
減算においても1ステツプで動作を完了できる。しかも
、処理の方向により加数の2の補数をとっておけば、同
一ループでどちらの方向に対しても処理が可能となり、
高速処理できると共に、プログラムのステップ数を減少
できる。
タ/デクリメンタを追加し、ARIを加算する情報と加
減数の符号情報と演算におけるキャリーとから、インク
リメンタ/デクリメンタの動作モードを決定すると共に
、その演算結果でEARを更新することを決定すること
により、ALUの処理単位を超えるビット数に対する加
減算においても1ステツプで動作を完了できる。しかも
、処理の方向により加数の2の補数をとっておけば、同
一ループでどちらの方向に対しても処理が可能となり、
高速処理できると共に、プログラムのステップ数を減少
できる。
発明の効果
以上のように本発明は、BARにインクリメンタ/デク
リメンタを付加し、第2の情報保持手段を加算又は減算
する命令のデコード情報と演算器からのキャリー情報と
BバスのMSB(加数あるいは減数のMSBであり符号
付二進数の符号ビットを示′to)とから、インクリメ
ンタ/デクリメンタの動作モードとその結果でEAR,
を更新するか否かを決める情報を生成する手段を追加す
るだけで、プログラムの容量を減少できると同時に、1
語を超えるデータの演算に対し1ステツプで処理でき、
その効果は大きい。
リメンタを付加し、第2の情報保持手段を加算又は減算
する命令のデコード情報と演算器からのキャリー情報と
BバスのMSB(加数あるいは減数のMSBであり符号
付二進数の符号ビットを示′to)とから、インクリメ
ンタ/デクリメンタの動作モードとその結果でEAR,
を更新するか否かを決める情報を生成する手段を追加す
るだけで、プログラムの容量を減少できると同時に、1
語を超えるデータの演算に対し1ステツプで処理でき、
その効果は大きい。
第1図は本発明の一実施例におけるデータ処理装置のブ
ロック結線図、第2図は同データ処理装置の要部ブロッ
ク結線図、牙3図は同データ処理装置の要部信号タイミ
ング図、第4図は同データ処理装置の動作流れ図、第5
図は一次元メモリを二次元化して情報を格納した際の概
念図、第6図はメモリ中の1ビツトを表現する際の概念
図、オフ図は従来のデータ処理装蓋のブロック結線図、
第8図は同データ処理装置の要部信号タイミング図、第
9図は同データ処理装置の動作流れ図である。 1・・・レジスタ(’AR,)、2・・・レジスタ(E
l()、3、・・レジスタ(GR)、4・・・演算器(
ALU)、7・・・マクロプログラム制御ブロック(M
PC)、9・・・信号生成回路(CONT)。 代理人の氏名 弁理士 中 尾 敏 男 はか1名t!
S 3 図 第47 第6図 第 7 図 第8図
ロック結線図、第2図は同データ処理装置の要部ブロッ
ク結線図、牙3図は同データ処理装置の要部信号タイミ
ング図、第4図は同データ処理装置の動作流れ図、第5
図は一次元メモリを二次元化して情報を格納した際の概
念図、第6図はメモリ中の1ビツトを表現する際の概念
図、オフ図は従来のデータ処理装蓋のブロック結線図、
第8図は同データ処理装置の要部信号タイミング図、第
9図は同データ処理装置の動作流れ図である。 1・・・レジスタ(’AR,)、2・・・レジスタ(E
l()、3、・・レジスタ(GR)、4・・・演算器(
ALU)、7・・・マクロプログラム制御ブロック(M
PC)、9・・・信号生成回路(CONT)。 代理人の氏名 弁理士 中 尾 敏 男 はか1名t!
S 3 図 第47 第6図 第 7 図 第8図
Claims (1)
- nビット以下の情報を保持する第1、第2、第3の情報
保持手段と、nビットの情報を演算する第1の演算手段
と、第1の選択信号により前記第2の情報保持手段の情
報を+1または−1する第2の演算手段と、第2の演算
手段の情報を前記第2の情報保持手段に格納するか否か
を決定する第2の選択信号発生する信号回路とを備え、
前記第1の演算手段にて前記第1の情報保持手段と前記
第3の情報保持手段の情報間で演算を行ない、結果を前
記第1の情報保持手段に格納すると同時に、前記第2の
演算手段にて前記第1の選択信号が第1の値であれば前
記第2の情報保持手段の情報を+1し、前記第1の選択
信号が第2の値であれば、前記第2の情報保持手段の情
報を−1し、かつ前記第2の選択信号が第1の値であれ
ば、前記第2の演算手段の結果を前記第2の情報保持手
段に格納し、前記第2の選択信号が第2の値であれば何
もしないことを特徴とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60251332A JPS62111362A (ja) | 1985-11-08 | 1985-11-08 | デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60251332A JPS62111362A (ja) | 1985-11-08 | 1985-11-08 | デ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62111362A true JPS62111362A (ja) | 1987-05-22 |
Family
ID=17221241
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60251332A Pending JPS62111362A (ja) | 1985-11-08 | 1985-11-08 | デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62111362A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01163827A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | アドレス演算器 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51113433A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | High speed adder |
JPS54159831A (en) * | 1978-06-07 | 1979-12-18 | Fujitsu Ltd | Adder and subtractor for numbers different in data length using counter circuit |
-
1985
- 1985-11-08 JP JP60251332A patent/JPS62111362A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51113433A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | High speed adder |
JPS54159831A (en) * | 1978-06-07 | 1979-12-18 | Fujitsu Ltd | Adder and subtractor for numbers different in data length using counter circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01163827A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | アドレス演算器 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0154051B1 (en) | Integrated and programmable processor for word-wise digital signal processing | |
JPH0444970B2 (ja) | ||
JPS60140429A (ja) | 10進乗算装置 | |
JPS6027030A (ja) | マイクロプロセツサ | |
JPS62111362A (ja) | デ−タ処理装置 | |
JPH09198231A (ja) | 演算処理装置 | |
JPH0640337B2 (ja) | パイプライン演算装置 | |
JPH0616287B2 (ja) | マスク付きベクトル演算処理装置 | |
JP2001043084A (ja) | プロセッサ装置 | |
JP2575856B2 (ja) | 演算回路 | |
JPH0736149B2 (ja) | シフトフラグ生成回路 | |
JPS619725A (ja) | マイクロプログラム制御回路 | |
EP0333306B1 (en) | Single chip integrated circuit digital signal processor with a slow or fast mode of operation | |
JPH0477349B2 (ja) | ||
JPH1153344A (ja) | 行列演算装置及びそれを有する数値演算プロセッサ | |
JPH0434191B2 (ja) | ||
JP3139011B2 (ja) | 固定小数点プロセッサ | |
JPS62274333A (ja) | デイジタル信号処理回路 | |
JP2624738B2 (ja) | 丸め処理方式 | |
JP3088956B2 (ja) | 演算装置 | |
JPS63298633A (ja) | パイプライン処理装置における命令フェッチ制御方式 | |
JP3115428B2 (ja) | パイプライン制御方法 | |
JPS6210928A (ja) | デ−タ合成回路 | |
JPH01233520A (ja) | 高基数非回復型除算装置 | |
JPH0580978A (ja) | 演算処理回路 |