JPS62111362A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS62111362A JPS62111362A JP60251332A JP25133285A JPS62111362A JP S62111362 A JPS62111362 A JP S62111362A JP 60251332 A JP60251332 A JP 60251332A JP 25133285 A JP25133285 A JP 25133285A JP S62111362 A JPS62111362 A JP S62111362A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビットマツプメモリに格納された画１゛宋デ
ータの処理におけるデータ処理装置に関するものである
。
ータの処理におけるデータ処理装置に関するものである
。
従来の技術
最近、オフィス情報機器に高速なイメージ編集機能が要
求されてきている。イメージ情報は一次元のメモリに二
次元の空間を開設し、この空間の一部に格納され処理さ
れる。第５図は、横と縦の大きさがそれぞれＸとｙであ
るイメージを横幅Ｗ語（１６ビツト／語）の空間に格納
した例である。
求されてきている。イメージ情報は一次元のメモリに二
次元の空間を開設し、この空間の一部に格納され処理さ
れる。第５図は、横と縦の大きさがそれぞれＸとｙであ
るイメージを横幅Ｗ語（１６ビツト／語）の空間に格納
した例である。
第５図で、１は二次元化されたメモリ、２は格納された
イメージである。ａ −％−ｅはそれぞれが１語（１６
ビツト）である。ｌの横幅は、Ｗ語となり。
イメージである。ａ −％−ｅはそれぞれが１語（１６
ビツト）である。ｌの横幅は、Ｗ語となり。
オ１行目のアドレスがｎであれば、２行目のアドレスは
ｎ−）−ｗ、ｍ行目はｎ十ｍｗとなる。すなわち、ｂか
らＣへ移るには、Ｗを加算すればよく、逆にｌ〕からＣ
へ移るにはＷを減算すればよい。
ｎ−）−ｗ、ｍ行目はｎ十ｍｗとなる。すなわち、ｂか
らＣへ移るには、Ｗを加算すればよく、逆にｌ〕からＣ
へ移るにはＷを減算すればよい。
イメージ情報は解像度が増すにつれ膨大な量となる。例
えば、１語当り１６本の解像度の場合、Ａ、１文書１枚
で約１メガ語のメモリを必要とする。
えば、１語当り１６本の解像度の場合、Ａ、１文書１枚
で約１メガ語のメモリを必要とする。
１６ビツトで表現し得る整数値は６５５３５であるから
、大容量のメモリを処理する場合のアドレスは、１６ビ
ツト単位のアクセスとすれば２０ビツト以上必要である
。
、大容量のメモリを処理する場合のアドレスは、１６ビ
ツト単位のアクセスとすれば２０ビツト以上必要である
。
第６図は、２４ビツトのアドレスレジスタと４ヒツトの
ビットポジションレジスタを備えた場合のメモリの１点
の指示方法を説明するためのものである。ＥＡ１％６０
’ｌは８ビツト、ＡＲ６０２は１６ヒノト、ＢＰＲ６０
３は４ビツトのレジスタでありＥＡＲ６０１とＡＲ６０
２とで２４ビツトアドレスを構成し、１６メガ語のメモ
リ４の中の１語ａを指示し、ａの中の任意の１ビツト６
０５をＢＰＲ６０３で指示する。第５図で説明した行の
移動は、Ｂ Ｐ Ｉ（。
ビットポジションレジスタを備えた場合のメモリの１点
の指示方法を説明するためのものである。ＥＡ１％６０
’ｌは８ビツト、ＡＲ６０２は１６ヒノト、ＢＰＲ６０
３は４ビツトのレジスタでありＥＡＲ６０１とＡＲ６０
２とで２４ビツトアドレスを構成し、１６メガ語のメモ
リ４の中の１語ａを指示し、ａの中の任意の１ビツト６
０５をＢＰＲ６０３で指示する。第５図で説明した行の
移動は、Ｂ Ｐ Ｉ（。
６０３の内容は変化しないため、ＥＡＲ６０１とＡＲ６
０２を連結した２４ビツトに横幅Ｗを加減算することで
達成する。
０２を連結した２４ビツトに横幅Ｗを加減算することで
達成する。
牙７図は、第６図のレノスフを備えた従来方式の１６ヒ
ノトのテーク処理装置のブロック図である。 ７０１は
Ａｌｌ、、７０２はＪ号Ａｌｌ、、 ７０３は汎用レジ
スタ（ＧＩｔ）テあり、説明の都合上、ＢＰＲ，６０３
はこのブロックに割り当てられているとする。
ノトのテーク処理装置のブロック図である。 ７０１は
Ａｌｌ、、７０２はＪ号Ａｌｌ、、 ７０３は汎用レジ
スタ（ＧＩｔ）テあり、説明の都合上、ＢＰＲ，６０３
はこのブロックに割り当てられているとする。
７０４は演算器（ＡＬＵ）であり、あるタイミングでレ
ジスタ７０５と７０６に格納された１６ビツトのデータ
間で算術演算・論理演算等を行なう。４１は演算結果を
反映するフラグ信号である。７０７はマイクロプロクラ
ム制御ブロック（ＭＰＣ）であり、マイクロプログラム
メモリやマイクロ命令のデコーダ、各種タイミンク発生
部がある。このデータ処理装置は、Ａハス８０と１３ハ
ス８１の２つの内部バスをもっており、１マシンザイク
ロで２つのレジスタの内容を読み出してレジスタ７０５
と７０６へ転送し、ＡＬＵ７０４にて演算することが可
能になっている。
ジスタ７０５と７０６に格納された１６ビツトのデータ
間で算術演算・論理演算等を行なう。４１は演算結果を
反映するフラグ信号である。７０７はマイクロプロクラ
ム制御ブロック（ＭＰＣ）であり、マイクロプログラム
メモリやマイクロ命令のデコーダ、各種タイミンク発生
部がある。このデータ処理装置は、Ａハス８０と１３ハ
ス８１の２つの内部バスをもっており、１マシンザイク
ロで２つのレジスタの内容を読み出してレジスタ７０５
と７０６へ転送し、ＡＬＵ７０４にて演算することが可
能になっている。
オフ図のデータ処理装置の動作を第８図のタイミングチ
ャートを用いて説明する。
ャートを用いて説明する。
第８図において、Ｔ１〜Ｔ ４は４相のクロックを表し
、このクロックにより各部が制御される。
、このクロックにより各部が制御される。
１マンンサイクルはＴ１〜Ｔ４までであり、７ｏＩＡ
ＲにＷを加算して結果を１％７０１に格納するという動
作は１マシンサイクルで実行する。
ＲにＷを加算して結果を１％７０１に格納するという動
作は１マシンサイクルで実行する。
以下上記動作について説明する。
ａは、マイクロ命令レジスタ（Ｍ ｉ Ｒ）の内容を表
し、Ｔ Ｉの前縁で更新される。オｎサイクルにおいて
は、ＡＲ７０１とＷを加算する命令（ＡＤＤ）が格納さ
れているものとする。ＭｉＲの出力は〜１ＰＣ７０７の
中のデコーダに供給され、ｂのＡＤＤ信号がデコートさ
れ、Ｔ３の前縁で定まりラッチされる。内部ハス８０．
８１には、それぞれ被加数であるＡＲ７０１の内容と加
数であるＷが出力される。内部バスの情報は、Ｔ３でレ
ジスタ７０５と７０６に格納され、同時にＡＬ［Ｊ７０
４にて加算が始められｅのような出力状態になる。なお
、第８図において斜視部は値が不定であることを示す。
し、Ｔ Ｉの前縁で更新される。オｎサイクルにおいて
は、ＡＲ７０１とＷを加算する命令（ＡＤＤ）が格納さ
れているものとする。ＭｉＲの出力は〜１ＰＣ７０７の
中のデコーダに供給され、ｂのＡＤＤ信号がデコートさ
れ、Ｔ３の前縁で定まりラッチされる。内部ハス８０．
８１には、それぞれ被加数であるＡＲ７０１の内容と加
数であるＷが出力される。内部バスの情報は、Ｔ３でレ
ジスタ７０５と７０６に格納され、同時にＡＬ［Ｊ７０
４にて加算が始められｅのような出力状態になる。なお
、第８図において斜視部は値が不定であることを示す。
即ち、ＡＬ［Ｊの出力は、′１゛４の後縁には定まって
いることになる。また、ＡＲ７０１が結果格納場所とな
るため、ＡＲ７０１へ格納することを許可する信号Ｉ−
・Ｉ）Ａｌ（、信号が（「）のように′ｒ３て１になる
。
いることになる。また、ＡＲ７０１が結果格納場所とな
るため、ＡＲ７０１へ格納することを許可する信号Ｉ−
・Ｉ）Ａｌ（、信号が（「）のように′ｒ３て１になる
。
レノスフへの格納は、Ｌ Ｄ Ａ、 ｒ（、と′Ｉ″Ｉ
との論理積をとった信号で達成し、ｇのようにＴ１でＡ
Ｒ７０１は更新される。このように、通常の命令は、■
マシンサイクルで実行することができる。第４図のデー
タ処理装置では、１７ンンサイクルでＡＬＵ７０４で処
理できるビット幅を超えるデータを処理する場合は、２
マシンサイクル以上必要となる。
との論理積をとった信号で達成し、ｇのようにＴ１でＡ
Ｒ７０１は更新される。このように、通常の命令は、■
マシンサイクルで実行することができる。第４図のデー
タ処理装置では、１７ンンサイクルでＡＬＵ７０４で処
理できるビット幅を超えるデータを処理する場合は、２
マシンサイクル以上必要となる。
以上のようなタイミンクで加算等が実行されるが、次に
、オフ図のデータ処理装置で第５図のイメージ２を処理
する場合を、第９図を用いて説明する。
、オフ図のデータ処理装置で第５図のイメージ２を処理
する場合を、第９図を用いて説明する。
之・９図は、第５図のイメージ２を、ｂからｄの方向へ
１行ずつ処理する場合と、ｄからｂの方向へ１行ずつ処
理する場合のプロクラムの流れを示す図である。まず最
初に処理１０て始点を判断しｂとｄて処理を変える。ｂ
の場合、処理２０て１ｕｌｌ、トＡＩ（、ｌこｂのアド
レスを設定する。 この時Ｂ門信こは前もって適当な値
が格納されているものとする。（以降の説明でもＢＰ
１．（、については同様である。） 始点がｄの場合、処理２１でＥＡＲ，ＡＲにｄのアドレ
スを設定する。次ｌこ処理３０．３１で１行の処理を行
ない、処理４０．４１で次に処理する行へ移動するため
、処理４０では、ＡＲに横幅Ｗを加え、処理４１ではＡ
ＲからＷを減する。処理５０゜５１で演算結果のキャリ
ーを判断し、始点がｂの場合、キャリーが１であれば処
理６０でＥＡＲに１を加える。始点がｄの場合、キャリ
ーが０であれば処理６１でＥＡＲから１を減する。次に
処理７０゜７１でＹ行の処理を終了したかを判定し、終
了していなければ次の行の処理のため、処理３０．３１
に戻る。終了していれば処理を終える。
１行ずつ処理する場合と、ｄからｂの方向へ１行ずつ処
理する場合のプロクラムの流れを示す図である。まず最
初に処理１０て始点を判断しｂとｄて処理を変える。ｂ
の場合、処理２０て１ｕｌｌ、トＡＩ（、ｌこｂのアド
レスを設定する。 この時Ｂ門信こは前もって適当な値
が格納されているものとする。（以降の説明でもＢＰ
１．（、については同様である。） 始点がｄの場合、処理２１でＥＡＲ，ＡＲにｄのアドレ
スを設定する。次ｌこ処理３０．３１で１行の処理を行
ない、処理４０．４１で次に処理する行へ移動するため
、処理４０では、ＡＲに横幅Ｗを加え、処理４１ではＡ
ＲからＷを減する。処理５０゜５１で演算結果のキャリ
ーを判断し、始点がｂの場合、キャリーが１であれば処
理６０でＥＡＲに１を加える。始点がｄの場合、キャリ
ーが０であれば処理６１でＥＡＲから１を減する。次に
処理７０゜７１でＹ行の処理を終了したかを判定し、終
了していなければ次の行の処理のため、処理３０．３１
に戻る。終了していれば処理を終える。
発明が解決しようとする問題点
しかし以上のような構成では、処理の始点が変化する場
合、高速処理をするために２つのループを必要とし、し
かも１語を超えるデータの加減算を行なうために、処理
４０〜６０と処理４１〜６１のステップを必要とし、プ
ログラム全体の容量が大きいだけでなく、処理の最小ル
ープも長いという問題を何していた。
合、高速処理をするために２つのループを必要とし、し
かも１語を超えるデータの加減算を行なうために、処理
４０〜６０と処理４１〜６１のステップを必要とし、プ
ログラム全体の容量が大きいだけでなく、処理の最小ル
ープも長いという問題を何していた。
本発明は、上記問題を解決するもので、１語を超えるデ
ータの加減算を１ステツプで行なうことにより、最小ル
ープを短くし、プログラム全体の容量を小さくするもの
である。
ータの加減算を１ステツプで行なうことにより、最小ル
ープを短くし、プログラム全体の容量を小さくするもの
である。
問題点を解決するための手段
本発明は上記問題を解決するため、第２の情報保持手段
（ＥＡ）Ｌ）にインクリメンタ／デククメン ゛りを付
加し、ＡＲを加算又は減算する命令のデコード情報と演
算器からのキャリー情報とＢバスの１ＶＩＳＢ（加数あ
るいは減数の１Ｖ１ｓＢであり符号付二進数の符号ビッ
トを示す。）とから、インクリメンタ／デクリメンタの
動作モードとその結果でＥＡＩ％を更新するか否かを決
める情報を生成する手段を追加することにより、上記目
的を達成するものである。
（ＥＡ）Ｌ）にインクリメンタ／デククメン ゛りを付
加し、ＡＲを加算又は減算する命令のデコード情報と演
算器からのキャリー情報とＢバスの１ＶＩＳＢ（加数あ
るいは減数の１Ｖ１ｓＢであり符号付二進数の符号ビッ
トを示す。）とから、インクリメンタ／デクリメンタの
動作モードとその結果でＥＡＩ％を更新するか否かを決
める情報を生成する手段を追加することにより、上記目
的を達成するものである。
作 用
本発明は上記構成により、ｎビットを超えるデータにｎ
ビットの符号付２進数を加減算する処理を１ステツプで
実行し、処理速度の向上と共にステップ数の削減を計る
ようにしたものである。
ビットの符号付２進数を加減算する処理を１ステツプで
実行し、処理速度の向上と共にステップ数の削減を計る
ようにしたものである。
実施例
第１図は本発明の一実施例におけるデータ処理装置のブ
ロック図である。
ロック図である。
第１図において、１はレジスタ（ＡＲ）、２はインクリ
メンタ／デクリメンタを付加したレジスタ（ＩＩＵ％）
、 ３はＢＰＲの割り当てられている汎用レジスタ群、
４はＡＬＵ、４１はＡＬＵ４の演算結果を反夾するステ
ータス情報、５と６はＡＬＵ４で演算するデータを保持
するレジスタ、７はデコーダを含むマイクロプログラム
制御部（ＭＰＣ）である。７１はマイクロ命令のデコー
ド信号で、この場合、ＡＲｔを加算又は減算する信号で
ある。
メンタ／デクリメンタを付加したレジスタ（ＩＩＵ％）
、 ３はＢＰＲの割り当てられている汎用レジスタ群、
４はＡＬＵ、４１はＡＬＵ４の演算結果を反夾するステ
ータス情報、５と６はＡＬＵ４で演算するデータを保持
するレジスタ、７はデコーダを含むマイクロプログラム
制御部（ＭＰＣ）である。７１はマイクロ命令のデコー
ド信号で、この場合、ＡＲｔを加算又は減算する信号で
ある。
８０と８１はそれぞれＡバスとＢバスで、加減算の場合
Ｂバスのデータが加数および減数となる。
Ｂバスのデータが加数および減数となる。
９はデコーダからの信号（加算の時ＡＩ）ｌ）ＡＲ１減
算の時８ｔＪ１３ＡＲ）７１と、ＡＬＵ４からのステー
タス情報（ここではキャリー）４１と、Ｂバス上のデー
タのＭＳＢ（符号付二進数の符号情報）８２とから、イ
ンクリメンタ／デクリメンタの動作モードと、ＥＡｒＬ
２のデータをインクリメンタ／チクＩＪ メンタの演算
結果で更新するか否かを決定する信号９１を生成する回
路（ＣＯＮｔＪである。
算の時８ｔＪ１３ＡＲ）７１と、ＡＬＵ４からのステー
タス情報（ここではキャリー）４１と、Ｂバス上のデー
タのＭＳＢ（符号付二進数の符号情報）８２とから、イ
ンクリメンタ／デクリメンタの動作モードと、ＥＡｒＬ
２のデータをインクリメンタ／チクＩＪ メンタの演算
結果で更新するか否かを決定する信号９１を生成する回
路（ＣＯＮｔＪである。
２・２図は、第１図のＥＥＡＩＬ２をさらに詳細に説明
するブロック図である。
するブロック図である。
第２図において、２１はＥＡＲ２の値を保持しているレ
ジスタ、２２はその内容を第１図のＣ０ＮＴ９からの信
号により＋１又は−１の動作を行うインクリメンタ／デ
クリメンタである。２３はＥＡＲ２へ供給するデータを
選択するセレクタである。
ジスタ、２２はその内容を第１図のＣ０ＮＴ９からの信
号により＋１又は−１の動作を行うインクリメンタ／デ
クリメンタである。２３はＥＡＲ２へ供給するデータを
選択するセレクタである。
ＬＤＩ；ＡＩ”（は第１図の〜ＩＰＣ７の出力であり、
ＬＤＩ；Ａｔ％力月の時はＡＢＳから、ＩＤＥＡ１’Ｊ
ｔ第１ 図（７）ＣＯＮＴ９からの信号の１つであり、
ＩＤＥＡＲが１の時は２２の出力を選択しＥＡＲに供給
する。ＥＡＲ２はＬＤＩＣＡＩ（とＩＤＥＡＲがどちら
も１でない時は、データを更新しないようになっている
。インクリメンタ／デクリメンタ２２は、ＡＤＤＡＩ（
がＩの場合インクリメント（Ｅ／ｌ＋１）を、０の場合
デクリメント（［ＡＲ，−１）を実行する。インクリメ
ンタ／デクリメンタは、＋ｒ又は−１の回路のみである
ため、ＡＬＵ４より小規模となる。演算におけるケート
遅延はリップルキャリ一方式を用いても１ビツト１段で
あるから、本実施例では８ビツトのため８段となり、演
算速においても、ＡＬＵ４より速くすることができる。
ＬＤＩ；Ａｔ％力月の時はＡＢＳから、ＩＤＥＡ１’Ｊ
ｔ第１ 図（７）ＣＯＮＴ９からの信号の１つであり、
ＩＤＥＡＲが１の時は２２の出力を選択しＥＡＲに供給
する。ＥＡＲ２はＬＤＩＣＡＩ（とＩＤＥＡＲがどちら
も１でない時は、データを更新しないようになっている
。インクリメンタ／デクリメンタ２２は、ＡＤＤＡＩ（
がＩの場合インクリメント（Ｅ／ｌ＋１）を、０の場合
デクリメント（［ＡＲ，−１）を実行する。インクリメ
ンタ／デクリメンタは、＋ｒ又は−１の回路のみである
ため、ＡＬＵ４より小規模となる。演算におけるケート
遅延はリップルキャリ一方式を用いても１ビツト１段で
あるから、本実施例では８ビツトのため８段となり、演
算速においても、ＡＬＵ４より速くすることができる。
ＡＤＤＡＥ３Ｊ、 ＩＤＥ、ｌ、は次の条件の時１とな
る。
る。
Ａｌ）ＤＡＢは、
（１）ＡＲに加算する命令で、かつ、加数が正数の時。
ＩＤＥＡｆＬは、
（２） ＡＲＩに加算する命令で、かつ、加数が正数
で、かつ、キャリーが１の時、そして、（３１ＡｋＬ＋
に加算する命令で、かつ、加数が負数で、かつ、キャリ
ーが０の時。
で、かつ、キャリーが１の時、そして、（３１ＡｋＬ＋
に加算する命令で、かつ、加数が負数で、かつ、キャリ
ーが０の時。
となる。（３）は、加数の２の補数をとって加算してい
る。即ち、２の補数をとる前の値を減算することと同等
である。
る。即ち、２の補数をとる前の値を減算することと同等
である。
上記構成において、以下その動作について説明する。第
３図は、ｆ！：Ａ）１２とＡＨ１を連結した値に横幅Ｗ
を格納したレジスタＷｋＬ（ＶＶＲは汎用レジスタ３に
割り当てられる。）を加算し、結果をＥ Ａ Ｉ−（２
とＡ Ｉ’（、１に格納する動作のタイミンクを説明す
る図である。ｗｒｔのＭＳＢはＯとする。
３図は、ｆ！：Ａ）１２とＡＨ１を連結した値に横幅Ｗ
を格納したレジスタＷｋＬ（ＶＶＲは汎用レジスタ３に
割り当てられる。）を加算し、結果をＥ Ａ Ｉ−（２
とＡ Ｉ’（、１に格納する動作のタイミンクを説明す
る図である。ｗｒｔのＭＳＢはＯとする。
第３図において、（ａｌ〜Ｉｇ）は、之・５図のデータ
処理装置の１動作を説明する第８図のタイミング吉同様
のものである。ｈは、ＡＬＵ４のステータス情報のキャ
リー（（，１）ＬＹ ）であり、通常のデータ処理装置
のＡＬＵでは先見術上げ方式を用いており演算結果より
先にＣ１ｔＹは値が確定する。（たとえば、テキサスイ
ンスツルメント社のＩ’ＴＬ Ｉ Ｃである５Ｎ７４２
８３のデータを参照）Ｉは、ＥＡＲの内容であり、ＣＭ
が論理１になっているため、′ｖ】て内容は更新される
。ｊは、インクリメンタ／デクリメンタの出力であり、
ここでは、Ａ Ｒｌこ加算を行なっているため、インク
リメンタとして動作している。ｋは、ｂとｈの値から」
のインクリメンタの出力でＥ Ａ １％を更新するか否
かの情報Ｉ Ｌ）ＥＡＲを表わしており、ここでは、ｂ
とｈが共に１のためＩｔ）ＥＡＲも１になる。ｋが１に
なったことにより、′ｒ１のタイミングで」のＥＡｔｔ
＋１の値が１のようにＥＡＲに格納される。
処理装置の１動作を説明する第８図のタイミング吉同様
のものである。ｈは、ＡＬＵ４のステータス情報のキャ
リー（（，１）ＬＹ ）であり、通常のデータ処理装置
のＡＬＵでは先見術上げ方式を用いており演算結果より
先にＣ１ｔＹは値が確定する。（たとえば、テキサスイ
ンスツルメント社のＩ’ＴＬ Ｉ Ｃである５Ｎ７４２
８３のデータを参照）Ｉは、ＥＡＲの内容であり、ＣＭ
が論理１になっているため、′ｖ】て内容は更新される
。ｊは、インクリメンタ／デクリメンタの出力であり、
ここでは、Ａ Ｒｌこ加算を行なっているため、インク
リメンタとして動作している。ｋは、ｂとｈの値から」
のインクリメンタの出力でＥ Ａ １％を更新するか否
かの情報Ｉ Ｌ）ＥＡＲを表わしており、ここでは、ｂ
とｈが共に１のためＩｔ）ＥＡＲも１になる。ｋが１に
なったことにより、′ｒ１のタイミングで」のＥＡｔｔ
＋１の値が１のようにＥＡＲに格納される。
また、減算の場合は、ＷＲの内容の２の被数をとりＷを
−Ｗというように負の数にして加算すれば良い。
−Ｗというように負の数にして加算すれば良い。
このようにＥＡＲ２とＡＲＩを連結したｆ直に、ＷＲを
加算して結果をＥＡＲ２とＡＨ，１に格納する演算は、
Ｉマシンサイクル、即ち、１ステツプで実行できる。
加算して結果をＥＡＲ２とＡＨ，１に格納する演算は、
Ｉマシンサイクル、即ち、１ステツプで実行できる。
本実施例のデータ処理装置で、第５図のイメージを処理
する場合を第４図で説明する。
する場合を第４図で説明する。
第４図は、第９図における処理と同様の処理を第１図の
データ処理装置で行なう場合の流れ図である。第４図に
おいて、まず最初に、処理１０でレジスタＷＲに横幅Ｗ
を格納しておく。処理２０では、処理の始点を判定し、
始点がｄであれば処理３１へ行きＶＶＩ（の２の補数を
とりｗＲへ格納し更に処、ｒ！ｌ！４１でｄのアドレス
をＥＡＬ（とＡＲ？こ格納する。一方、処理２０で始点
がｂの場合は、ＶＶＲ，はそのままにして処理４０に行
きｂのアドレスをｇＡｌ（とＡＲに格納する。処理４０
．４１の次に処理５０へ行永、１行の処理後、処理６０
てＡＲにＷＲを加算するマイクロ命令を実行する。処理
６０ては、Ｗｌｌ、の内容が正数、即ちＭ Ｓ Ｂが０
の時は、Ａ［（、＋Ｗ１１．の結果でキャリーが１なら
Ｅ〕’ｕＩ（、を＋１する。また、ＷＲの内容が負数、
即ちＭＳＢが１の時は、ＡＩＬ−１−ＷＲ，の結果でキ
ャリーが０ならＥＡＲを−１する。次に処理７０でＹ回
終了したかを判定し、終了していなければ処理５０へ戻
り次の行の処理を行なう。
データ処理装置で行なう場合の流れ図である。第４図に
おいて、まず最初に、処理１０でレジスタＷＲに横幅Ｗ
を格納しておく。処理２０では、処理の始点を判定し、
始点がｄであれば処理３１へ行きＶＶＩ（の２の補数を
とりｗＲへ格納し更に処、ｒ！ｌ！４１でｄのアドレス
をＥＡＬ（とＡＲ？こ格納する。一方、処理２０で始点
がｂの場合は、ＶＶＲ，はそのままにして処理４０に行
きｂのアドレスをｇＡｌ（とＡＲに格納する。処理４０
．４１の次に処理５０へ行永、１行の処理後、処理６０
てＡＲにＷＲを加算するマイクロ命令を実行する。処理
６０ては、Ｗｌｌ、の内容が正数、即ちＭ Ｓ Ｂが０
の時は、Ａ［（、＋Ｗ１１．の結果でキャリーが１なら
Ｅ〕’ｕＩ（、を＋１する。また、ＷＲの内容が負数、
即ちＭＳＢが１の時は、ＡＩＬ−１−ＷＲ，の結果でキ
ャリーが０ならＥＡＲを−１する。次に処理７０でＹ回
終了したかを判定し、終了していなければ処理５０へ戻
り次の行の処理を行なう。
このように、第９図の流れ図と比較し、最小ループは第
８図では処理３×→４×→５×（→６×）→７×→３×
というようになり（×は０又は１を示す）、第４図では
、処理５０→６０→７０→５０というように改善される
。
８図では処理３×→４×→５×（→６×）→７×→３×
というようになり（×は０又は１を示す）、第４図では
、処理５０→６０→７０→５０というように改善される
。
以上本実施例によれば、Ｅ ＮＬ”−２にインクリメン
タ／デクリメンタを追加し、ＡＲＩを加算する情報と加
減数の符号情報と演算におけるキャリーとから、インク
リメンタ／デクリメンタの動作モードを決定すると共に
、その演算結果でＥＡＲを更新することを決定すること
により、ＡＬＵの処理単位を超えるビット数に対する加
減算においても１ステツプで動作を完了できる。しかも
、処理の方向により加数の２の補数をとっておけば、同
一ループでどちらの方向に対しても処理が可能となり、
高速処理できると共に、プログラムのステップ数を減少
できる。
タ／デクリメンタを追加し、ＡＲＩを加算する情報と加
減数の符号情報と演算におけるキャリーとから、インク
リメンタ／デクリメンタの動作モードを決定すると共に
、その演算結果でＥＡＲを更新することを決定すること
により、ＡＬＵの処理単位を超えるビット数に対する加
減算においても１ステツプで動作を完了できる。しかも
、処理の方向により加数の２の補数をとっておけば、同
一ループでどちらの方向に対しても処理が可能となり、
高速処理できると共に、プログラムのステップ数を減少
できる。
発明の効果
以上のように本発明は、ＢＡＲにインクリメンタ／デク
リメンタを付加し、第２の情報保持手段を加算又は減算
する命令のデコード情報と演算器からのキャリー情報と
ＢバスのＭＳＢ（加数あるいは減数のＭＳＢであり符号
付二進数の符号ビットを示′ｔｏ）とから、インクリメ
ンタ／デクリメンタの動作モードとその結果でＥＡＲ，
を更新するか否かを決める情報を生成する手段を追加す
るだけで、プログラムの容量を減少できると同時に、１
語を超えるデータの演算に対し１ステツプで処理でき、
その効果は大きい。
リメンタを付加し、第２の情報保持手段を加算又は減算
する命令のデコード情報と演算器からのキャリー情報と
ＢバスのＭＳＢ（加数あるいは減数のＭＳＢであり符号
付二進数の符号ビットを示′ｔｏ）とから、インクリメ
ンタ／デクリメンタの動作モードとその結果でＥＡＲ，
を更新するか否かを決める情報を生成する手段を追加す
るだけで、プログラムの容量を減少できると同時に、１
語を超えるデータの演算に対し１ステツプで処理でき、
その効果は大きい。
第１図は本発明の一実施例におけるデータ処理装置のブ
ロック結線図、第２図は同データ処理装置の要部ブロッ
ク結線図、牙３図は同データ処理装置の要部信号タイミ
ング図、第４図は同データ処理装置の動作流れ図、第５
図は一次元メモリを二次元化して情報を格納した際の概
念図、第６図はメモリ中の１ビツトを表現する際の概念
図、オフ図は従来のデータ処理装蓋のブロック結線図、
第８図は同データ処理装置の要部信号タイミング図、第
９図は同データ処理装置の動作流れ図である。 １・・・レジスタ（’ＡＲ，）、２・・・レジスタ（Ｅ
ｌ（）、３、・・レジスタ（ＧＲ）、４・・・演算器（
ＡＬＵ）、７・・・マクロプログラム制御ブロック（Ｍ
ＰＣ）、９・・・信号生成回路（ＣＯＮＴ）。 代理人の氏名 弁理士 中 尾 敏 男 はか１名ｔ！
Ｓ ３ 図 第４７ 第６図 第 ７ 図 第８図
ロック結線図、第２図は同データ処理装置の要部ブロッ
ク結線図、牙３図は同データ処理装置の要部信号タイミ
ング図、第４図は同データ処理装置の動作流れ図、第５
図は一次元メモリを二次元化して情報を格納した際の概
念図、第６図はメモリ中の１ビツトを表現する際の概念
図、オフ図は従来のデータ処理装蓋のブロック結線図、
第８図は同データ処理装置の要部信号タイミング図、第
９図は同データ処理装置の動作流れ図である。 １・・・レジスタ（’ＡＲ，）、２・・・レジスタ（Ｅ
ｌ（）、３、・・レジスタ（ＧＲ）、４・・・演算器（
ＡＬＵ）、７・・・マクロプログラム制御ブロック（Ｍ
ＰＣ）、９・・・信号生成回路（ＣＯＮＴ）。 代理人の氏名 弁理士 中 尾 敏 男 はか１名ｔ！
Ｓ ３ 図 第４７ 第６図 第 ７ 図 第８図
Claims (1)
- ｎビット以下の情報を保持する第１、第２、第３の情報
保持手段と、ｎビットの情報を演算する第１の演算手段
と、第１の選択信号により前記第２の情報保持手段の情
報を＋１または−１する第２の演算手段と、第２の演算
手段の情報を前記第２の情報保持手段に格納するか否か
を決定する第２の選択信号発生する信号回路とを備え、
前記第１の演算手段にて前記第１の情報保持手段と前記
第３の情報保持手段の情報間で演算を行ない、結果を前
記第１の情報保持手段に格納すると同時に、前記第２の
演算手段にて前記第１の選択信号が第１の値であれば前
記第２の情報保持手段の情報を＋１し、前記第１の選択
信号が第２の値であれば、前記第２の情報保持手段の情
報を−１し、かつ前記第２の選択信号が第１の値であれ
ば、前記第２の演算手段の結果を前記第２の情報保持手
段に格納し、前記第２の選択信号が第２の値であれば何
もしないことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251332A JPS62111362A (ja) | 1985-11-08 | 1985-11-08 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251332A JPS62111362A (ja) | 1985-11-08 | 1985-11-08 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111362A true JPS62111362A (ja) | 1987-05-22 |
Family
ID=17221241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60251332A Pending JPS62111362A (ja) | 1985-11-08 | 1985-11-08 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01163827A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | アドレス演算器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113433A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | High speed adder |
| JPS54159831A (en) * | 1978-06-07 | 1979-12-18 | Fujitsu Ltd | Adder and subtractor for numbers different in data length using counter circuit |
-
1985
- 1985-11-08 JP JP60251332A patent/JPS62111362A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113433A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | High speed adder |
| JPS54159831A (en) * | 1978-06-07 | 1979-12-18 | Fujitsu Ltd | Adder and subtractor for numbers different in data length using counter circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01163827A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | アドレス演算器 |
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