JPS619725A - マイクロプログラム制御回路 - Google Patents
マイクロプログラム制御回路Info
- Publication number
- JPS619725A JPS619725A JP59131388A JP13138884A JPS619725A JP S619725 A JPS619725 A JP S619725A JP 59131388 A JP59131388 A JP 59131388A JP 13138884 A JP13138884 A JP 13138884A JP S619725 A JPS619725 A JP S619725A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- register
- bit pointer
- destination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像データ処理装置の制御を行なうマイクロ
プログラム制御回路に関するものである。
プログラム制御回路に関するものである。
従来例の構成とその問題点
近年、半導体メモリの大容量化と低価格化により、画像
データの処理が普及し、各方面への応用の要望が増加し
ている。画像データは画像を構成する1画素をメモリの
1ビツトに対応させてメモリに格納されている。また、
画像に対するデータ処理は、1画素単位に行なわれるた
め、メモリの1語内のビットに対する処理が多い。
データの処理が普及し、各方面への応用の要望が増加し
ている。画像データは画像を構成する1画素をメモリの
1ビツトに対応させてメモリに格納されている。また、
画像に対するデータ処理は、1画素単位に行なわれるた
め、メモリの1語内のビットに対する処理が多い。
従来、画像データに対する処理は、メモリのアクセスが
、一定のビット長でしか扱えないために、1語内のビッ
トの処理に、マスク操作など多くの補助的な処理が必要
とされるため、画像データ全体の処理に多くの時間を有
していた。
、一定のビット長でしか扱えないために、1語内のビッ
トの処理に、マスク操作など多くの補助的な処理が必要
とされるため、画像データ全体の処理に多くの時間を有
していた。
発明の目的
本発明は上記従来の問題点を解消するもので、画像デー
タを構成する画素データへの高速なアクセスを行なうマ
イクロプログラム制御回路を提供発明の構成 本発明は、データ送出しとデータ送先の各々のアドレス
レジスタと、1語データ内のビット位置を示すビットポ
インタト、ビットポインタの内容を1加減算し格納する
インクリメンタデクリメンタと、ビットポインタの桁上
げ情報を入力してアドレスレジスタの内容を1加減算し
格納するインクリメンタデクリメンタと、ビットポイン
タに対して、ALUを用いて演算を行なった結果を格納
する場合にビットポインタからの桁上げ情報をこの演算
のALUの桁上げ情報として反映する演算制御部と、各
ビットポインタとALUの桁上げ情報を夫々格納するス
ティタスレジスタを備えたマイクロプログラム制御回路
であり、1語データ内ビット位置を示すビットポインタ
に1加減算槻能及び、ALUを用いて演算した場合にビ
ットポインタからの桁上げ情報をALUの桁上げ情報と
することにより、ビット処理の制御を簡単にし補助的な
処理を減すことができ、画素データに対して高速なアク
セスができるものである。
タを構成する画素データへの高速なアクセスを行なうマ
イクロプログラム制御回路を提供発明の構成 本発明は、データ送出しとデータ送先の各々のアドレス
レジスタと、1語データ内のビット位置を示すビットポ
インタト、ビットポインタの内容を1加減算し格納する
インクリメンタデクリメンタと、ビットポインタの桁上
げ情報を入力してアドレスレジスタの内容を1加減算し
格納するインクリメンタデクリメンタと、ビットポイン
タに対して、ALUを用いて演算を行なった結果を格納
する場合にビットポインタからの桁上げ情報をこの演算
のALUの桁上げ情報として反映する演算制御部と、各
ビットポインタとALUの桁上げ情報を夫々格納するス
ティタスレジスタを備えたマイクロプログラム制御回路
であり、1語データ内ビット位置を示すビットポインタ
に1加減算槻能及び、ALUを用いて演算した場合にビ
ットポインタからの桁上げ情報をALUの桁上げ情報と
することにより、ビット処理の制御を簡単にし補助的な
処理を減すことができ、画素データに対して高速なアク
セスができるものである。
実施例の説明
第1図は本発明の実施例におけるマイクロプログラム制
御回路で1語16ビツトの場合の構成図を示すものであ
る。第1図において、1は送出しアドレスを格納するソ
ースアドレスレジスタ、2は送出しアドレスの示す1語
データ内のビット位置を示すソースビットポインタ、3
.4は送先きについての同様のデスティネーションアド
レスレジスタ、デスティネーションビットポインタであ
る。5は2,4の各々のビア)ポインタの内容を1加減
算行なうインクリメンタデクリメンタである。6は1,
3の各々のアドレスレジスタの内容を5からの桁上げ情
報を入力して1加減算行なうインクリメンタデクリメン
タである07は算術論理演算を行なうALUである。8
は、ALU7の最上位ビットからの桁上げ信号と下位ビ
ットからの桁上げ信号のいづれかを選択する選択回路で
あり、9は2.4のビットポインタの桁上げ信号、8に
よって選択されたALUの桁上げ信号を格納するスティ
タスレジスタである。10は送出しデータを格納する入
力データレジスタ、11は入力データレジスタ10の内
容を任意ピントシフトし出力スルバレルシフタ、12は
バレルシフタ11にシフト定数を与えるためにソースビ
ットポインタ2、デスティネーションビットポインタ4
、システムバスからの即値のいづれかを選択する選択回
路である。13はバレルシフタ11の出力の最上位ビッ
トを最下位から直列入力しシフトするシフトレジスタで
あり、入力データレジスタに出力できる。14はバレル
シフタ11の出力を格納し送先データとして出力する出
力データレジスタである。16は、汎用レジスタである
。
御回路で1語16ビツトの場合の構成図を示すものであ
る。第1図において、1は送出しアドレスを格納するソ
ースアドレスレジスタ、2は送出しアドレスの示す1語
データ内のビット位置を示すソースビットポインタ、3
.4は送先きについての同様のデスティネーションアド
レスレジスタ、デスティネーションビットポインタであ
る。5は2,4の各々のビア)ポインタの内容を1加減
算行なうインクリメンタデクリメンタである。6は1,
3の各々のアドレスレジスタの内容を5からの桁上げ情
報を入力して1加減算行なうインクリメンタデクリメン
タである07は算術論理演算を行なうALUである。8
は、ALU7の最上位ビットからの桁上げ信号と下位ビ
ットからの桁上げ信号のいづれかを選択する選択回路で
あり、9は2.4のビットポインタの桁上げ信号、8に
よって選択されたALUの桁上げ信号を格納するスティ
タスレジスタである。10は送出しデータを格納する入
力データレジスタ、11は入力データレジスタ10の内
容を任意ピントシフトし出力スルバレルシフタ、12は
バレルシフタ11にシフト定数を与えるためにソースビ
ットポインタ2、デスティネーションビットポインタ4
、システムバスからの即値のいづれかを選択する選択回
路である。13はバレルシフタ11の出力の最上位ビッ
トを最下位から直列入力しシフトするシフトレジスタで
あり、入力データレジスタに出力できる。14はバレル
シフタ11の出力を格納し送先データとして出力する出
力データレジスタである。16は、汎用レジスタである
。
以上のように構成された本実施例のマイクロプログラム
制御回路について以下その動作を説明する。
゛ まず、送出しデータを拡大して送先データを生成する場
合を第2図を用いて説明する。最初にソースアドレスレ
ジスタ1によって示されるメモリの1語データを入力デ
ータレジスタ10の上位に格納する。また、送先ビット
位置を汎用レジスタ15に格納する。次に送出しデータ
の拡大開始ビット位置を示すソースビットポインタ2の
内容をシフト定数として選択回路12によ、り選択しバ
レルシフタ11に入力しシフト出力の最上位ビットをシ
フトレジスタ13の最下位ビットから直列入力する。同
時にデスティネーションビットポインタ4の内容をイン
クリメンタデクリメンタ5を用いて1加算する。この動
作を拡大倍率回数繰返えし、終るとソースビットポイン
タの内容をインクリメンタデクリメンタ6を用いて1加
算し次の送出しデータのビットを得、上記の動作を繰返
す。
制御回路について以下その動作を説明する。
゛ まず、送出しデータを拡大して送先データを生成する場
合を第2図を用いて説明する。最初にソースアドレスレ
ジスタ1によって示されるメモリの1語データを入力デ
ータレジスタ10の上位に格納する。また、送先ビット
位置を汎用レジスタ15に格納する。次に送出しデータ
の拡大開始ビット位置を示すソースビットポインタ2の
内容をシフト定数として選択回路12によ、り選択しバ
レルシフタ11に入力しシフト出力の最上位ビットをシ
フトレジスタ13の最下位ビットから直列入力する。同
時にデスティネーションビットポインタ4の内容をイン
クリメンタデクリメンタ5を用いて1加算する。この動
作を拡大倍率回数繰返えし、終るとソースビットポイン
タの内容をインクリメンタデクリメンタ6を用いて1加
算し次の送出しデータのビットを得、上記の動作を繰返
す。
この間、デスティネーションビットポインタ4から桁上
げ情報が出力されるとインクリメンタデクリメンタ6に
入力され、デスティネーションアドレスレジスタ3の内
容が1加算されると同時に、スティタスレジスタ9のデ
スティネーションビットポインタキャリのフラグが変化
する。これによりシフトレジスタ13の内容ヲバレルシ
フタ11によって、上記汎用レジスタ16に格納してい
る送先ビット位置の即値を選択回路12によシ選択して
シフトし出力データレジスタ14に格納し出力する。ま
た、ソースビットポインタ2から桁上げ情報が出力され
るとインクリメンタデクリメンタ6に入力されソースア
ドレスレジスタ1の内容が1加算されると同時に、ステ
ィタスレジスタ9のソースビットポインタキャリのフラ
グが変化し、これにより送出しデータの入力データレジ
スタ1゜への格納が行なわれる。以上の動作により順次
送出しデータを送先きに拡大データとして転送すること
ができる。
げ情報が出力されるとインクリメンタデクリメンタ6に
入力され、デスティネーションアドレスレジスタ3の内
容が1加算されると同時に、スティタスレジスタ9のデ
スティネーションビットポインタキャリのフラグが変化
する。これによりシフトレジスタ13の内容ヲバレルシ
フタ11によって、上記汎用レジスタ16に格納してい
る送先ビット位置の即値を選択回路12によシ選択して
シフトし出力データレジスタ14に格納し出力する。ま
た、ソースビットポインタ2から桁上げ情報が出力され
るとインクリメンタデクリメンタ6に入力されソースア
ドレスレジスタ1の内容が1加算されると同時に、ステ
ィタスレジスタ9のソースビットポインタキャリのフラ
グが変化し、これにより送出しデータの入力データレジ
スタ1゜への格納が行なわれる。以上の動作により順次
送出しデータを送先きに拡大データとして転送すること
ができる。
次に、送出しデータを縮小して送先データを生成する場
合を第3図を用いて説明する。最初にソースアドレスレ
ジスタ1によって示されるメモリの1語データを入力デ
ータレジスタ10に格納する。また、縮小率を汎用レジ
スタ15に格納する。
合を第3図を用いて説明する。最初にソースアドレスレ
ジスタ1によって示されるメモリの1語データを入力デ
ータレジスタ10に格納する。また、縮小率を汎用レジ
スタ15に格納する。
次に送出しデータの縮小開始ビット位置を示すソースビ
ットポインタ2の内容をシフト定数として選択回路12
により選択しバレルシフタ11に入力しシフト出力の最
上位ビットをシフトレジスタ13の最下位ビットから直
列入力する。同時にデスティネーションビットポインタ
4の内容をインクリメンタデクリメンタ6を用いて1加
算する。
ットポインタ2の内容をシフト定数として選択回路12
により選択しバレルシフタ11に入力しシフト出力の最
上位ビットをシフトレジスタ13の最下位ビットから直
列入力する。同時にデスティネーションビットポインタ
4の内容をインクリメンタデクリメンタ6を用いて1加
算する。
次に、ソースビットポインタ2の内容と上記汎用レジス
タ15に格納した縮小率をALU7を用いて加算し、結
果をソースビットポインタ2に格納する。この際ALU
からの桁上げ情報は下位4ビツトからの桁上げ信号を反
映するように選択回路8を動作させる。このALU7か
らの桁上げ信号が出力されるとソースアドレスレジスタ
1の内容をインクリメンタデクリメンタ6を用いて1加
算行ないソースアドレスレジスタ1に格納すると同時に
、ソースアドレスレジスタの示すメモリのデータを入力
データレジスタ10に格納する。上記の動作を繰返えす
。この間、デスティネーションビットポインタ4から桁
上げ情報が出力されるとインクリメンタデクリメンタ6
に入力され、デスティネーションアドレスレジスタ3の
内容が1加算されると同時に、スティタスレジスタ9の
デステネーションビットポインタキャリのフラグが変化
する。これによシフトレジスタ13の内容をバレルシフ
タ11によって、送先ビット位置にシフトし出力データ
14に格納し出力する。以上の動作によシ順次送出しデ
ータの送先きに縮小して転送することができる。
タ15に格納した縮小率をALU7を用いて加算し、結
果をソースビットポインタ2に格納する。この際ALU
からの桁上げ情報は下位4ビツトからの桁上げ信号を反
映するように選択回路8を動作させる。このALU7か
らの桁上げ信号が出力されるとソースアドレスレジスタ
1の内容をインクリメンタデクリメンタ6を用いて1加
算行ないソースアドレスレジスタ1に格納すると同時に
、ソースアドレスレジスタの示すメモリのデータを入力
データレジスタ10に格納する。上記の動作を繰返えす
。この間、デスティネーションビットポインタ4から桁
上げ情報が出力されるとインクリメンタデクリメンタ6
に入力され、デスティネーションアドレスレジスタ3の
内容が1加算されると同時に、スティタスレジスタ9の
デステネーションビットポインタキャリのフラグが変化
する。これによシフトレジスタ13の内容をバレルシフ
タ11によって、送先ビット位置にシフトし出力データ
14に格納し出力する。以上の動作によシ順次送出しデ
ータの送先きに縮小して転送することができる。
以上のように本実施例によれば、入力データを送出しデ
ータのビット位置をシフト定数としてバレルシフタによ
りシフトする。その出力の最上位ビットをシフトレジス
タの最下位ビットに直列入力する。ソースビットポイン
タとデスティネーションビットポインタの内容の更新の
方法により、送出しデータを拡大、縮小を行ない送先き
に転送することができる。
ータのビット位置をシフト定数としてバレルシフタによ
りシフトする。その出力の最上位ビットをシフトレジス
タの最下位ビットに直列入力する。ソースビットポイン
タとデスティネーションビットポインタの内容の更新の
方法により、送出しデータを拡大、縮小を行ない送先き
に転送することができる。
発明の効果
本発明のマイクロプログラム制御回路は、データ送出し
とデータ送先の各々のアドレスレジスタと、1語データ
内のピット位置を示すビットポインタと、ビットポイン
タの内容を1加減算し格納するインクリメンタデクリメ
ンタと、ビットポインタの桁上げ情報を入力してアドレ
スレジスタの内容を1加減算し格納するインクリメンタ
デクリメンタと、ビットポインタに対してALUを用い
て演算を行なった結果を格納する場合にビットポインタ
からの桁上げ情報をこの演算のA L、Uの桁上げ情報
として反映する演算制御部と、各ビットポインタとAL
Uの桁上げ情報を夫々格納するスティタスレジスタを設
けることにより、ビット処理の制御を簡単にし、補助的
な処理を減すことができ、画素データに対して高速なア
クセスができその実用的効果は大きい。
とデータ送先の各々のアドレスレジスタと、1語データ
内のピット位置を示すビットポインタと、ビットポイン
タの内容を1加減算し格納するインクリメンタデクリメ
ンタと、ビットポインタの桁上げ情報を入力してアドレ
スレジスタの内容を1加減算し格納するインクリメンタ
デクリメンタと、ビットポインタに対してALUを用い
て演算を行なった結果を格納する場合にビットポインタ
からの桁上げ情報をこの演算のA L、Uの桁上げ情報
として反映する演算制御部と、各ビットポインタとAL
Uの桁上げ情報を夫々格納するスティタスレジスタを設
けることにより、ビット処理の制御を簡単にし、補助的
な処理を減すことができ、画素データに対して高速なア
クセスができその実用的効果は大きい。
第1図は本発明の一実施例の構成図、第2図は同実施例
における拡大操作の説明図、第3図は同実施例における
縮小操作の説明図である。 1・・・・・・ソースアドレスレジスタ、2・・・・・
・ソースビットポインタ、3・・・・・・デスティネー
ションアドレスレジスタ、4・・・・・・デスティネー
ションビットポインタ、5,6・・・・・・インクリメ
ンタデクリメンタ、7・・・・・ALU、8.12・・
・・・・選択回路、9°゛。 ・・・スティタスレジスタ、1o・・・・・・入力デー
タレジスタ、11・・・・・・バレルシフタ、13・・
・・・・シフトレジスタ、14・・・・・・出力データ
レジスタ、15・・・・・・汎用レジスタ。
における拡大操作の説明図、第3図は同実施例における
縮小操作の説明図である。 1・・・・・・ソースアドレスレジスタ、2・・・・・
・ソースビットポインタ、3・・・・・・デスティネー
ションアドレスレジスタ、4・・・・・・デスティネー
ションビットポインタ、5,6・・・・・・インクリメ
ンタデクリメンタ、7・・・・・ALU、8.12・・
・・・・選択回路、9°゛。 ・・・スティタスレジスタ、1o・・・・・・入力デー
タレジスタ、11・・・・・・バレルシフタ、13・・
・・・・シフトレジスタ、14・・・・・・出力データ
レジスタ、15・・・・・・汎用レジスタ。
Claims (1)
- データ送出しアドレスを記憶するソースアドレスレジス
タと、上記ソースアドレスレジスタが示す1語データ内
のビット位置を示すソースビットポインタと、上記ソー
スビットポインタの内容を1加算あるいは1減算し上記
ソースビットポインタに格納する第1のインクリメンタ
ディクリメンタと、上記第1のインクリメンタディクリ
メンタから出力される桁上げ情報を入力し上記ソースア
ドレスレジスタの内容を1加算あるいは1減算し上記ソ
ースアドレスレジスタに格納する第2のインクリメンタ
ディクリメンタと、データ送先アドレスを記憶するデス
ティネーションアドレスレジスタと、上記デスティネー
ションアドレスレジスタが示す1語データ内のビット位
置を示すデスティネーションビットポインタと、上記デ
スティネーションビットポインタの内容を1加算あるい
は1減算し上記デスティネーションビットポインタに格
納する第3のインクリメンタデクリメンタと、上記第3
のインクリメンタデクリメンタから出力される桁上げ情
報を入力し上記デスティネーションアドレスレジスタの
内容を1加算あるいは1減算しデスティネーションアド
レスレジスタに格納する第4のインクリメンタデクリメ
ンタと、上記ソースビットポインタあるいは上記デステ
ィネーションビットポインタの内容をALUを用いて演
算を行ない結果を格納する場合に各々のポインタからの
桁上げ情報をALUの他の演算結果と同様にALUの桁
上げ情報として出力する演算制御部と、上記ソースビッ
トポインタ、上記デスティネーションビットポインタ、
上記演算制御部の夫々から出力される桁上げ情報を格納
するステイタスレジスタとから構成され、上記ステイタ
スレジスタの内容によりマイクロプログラムの実行を制
御することを特徴とするマイクロプログラム制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59131388A JPS619725A (ja) | 1984-06-26 | 1984-06-26 | マイクロプログラム制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59131388A JPS619725A (ja) | 1984-06-26 | 1984-06-26 | マイクロプログラム制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS619725A true JPS619725A (ja) | 1986-01-17 |
Family
ID=15056791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59131388A Pending JPS619725A (ja) | 1984-06-26 | 1984-06-26 | マイクロプログラム制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS619725A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05143285A (ja) * | 1991-11-20 | 1993-06-11 | Matsushita Electric Ind Co Ltd | 演算装置 |
JPH07168713A (ja) * | 1994-10-24 | 1995-07-04 | Mitsubishi Electric Corp | ディジタル信号処理プロセッサ |
JPH08241244A (ja) * | 1996-02-13 | 1996-09-17 | Hitachi Ltd | アドレス管理方式 |
-
1984
- 1984-06-26 JP JP59131388A patent/JPS619725A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05143285A (ja) * | 1991-11-20 | 1993-06-11 | Matsushita Electric Ind Co Ltd | 演算装置 |
JPH07168713A (ja) * | 1994-10-24 | 1995-07-04 | Mitsubishi Electric Corp | ディジタル信号処理プロセッサ |
JPH08241244A (ja) * | 1996-02-13 | 1996-09-17 | Hitachi Ltd | アドレス管理方式 |
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