JPH01233520A - 高基数非回復型除算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 計算機の除算命令（ＤＩＶＩＤＥ命令）を処理する除算
装置であって１部分商予測値に基づいて１サイクルでｎ
ビットの商を得る高基数非回復型除算装置に関し。

除数、被除数の保持時間を少なくシ、演算時間を短縮す
ると共に、演算器の数も減少できるようにすることを目
的とし。

部分剰余レジスタと除数レジスタの前段に被除数の値と
除数の値とから最初の部分商予測値を出力する第２の商
予測回路と、該第２の商予測回路の出力および部分商予
測回路の出力の一方を選択する手段とを備えるように構
成する。

〔産業上の利用分野〕

本発明は、汎用スカラ計算機やベクトル計算機などにお
ける除算命令（Ｄ［ＶＩＤＥ命令）を処理する除算装置
であって、特に１部分商予測値に基づいて１サイクルで
れピントの商を得る高基数非回復型除算装置に関する。

〔従来の技術〕

第５図は従来の除算演算器の例、第６図は従来方式の例
、第７図は従来方式のタイムチャートを示す。

部分商予測値に基づいて、１サイクルでｎビットの商を
得る高基数非回復型除算装置の演ｎ器は。

従来、第５図に示すように構成されている。

入力データの除数りは、除数レジスタ（ＤＳＲ）にセッ
トされ、被除数Ｎは１部分剰余レジスタ（ＰＲ）にセン
トされる。倍数発生回路（ＭＵＬＴ）は、除数レジスタ
（ＤＳＲ）から入力された除数と１部分商予測回路（Ｑ
Ｐ）からの部分商予測値とにより、除数りの±ｍ倍（ｍ
は整数）の値を作成する回路である。

加算回路（ＡＤＤＥＲ）は９倍数発生回路（ＭＵＬＴ）
の出力と、被除数との差を演算する。ここでは、高速化
のため、上位ビット部分と下位ビット部分とを別に加１
γするようになっている。

部分商予測回路（ＱＰ）は、加算回路出力と除数とを用
いて、デコードテーブルを参照することなどにより１次
のサイクルで使用する部分商予測値を求める回路である
。倍数発生回路（ＭＵＬＴ）は、この部分子ａｌｌ値に
基づいて１次の部分商を求めるための乗算を行う。部分
商発生回路（ＱＧ）は、商の補正を行い正しい部分商を
作成する回路である。

この除算装置は３部分剰余レジスタ（ＰＲ）に設定され
たｉ番目の部分剰余をＰ８２倍数発生回路（ＭＯＬＴ）
が使用するｉ番目の部分商予測値をｄ、とすると、加算
回路（ＡＤＤＥＲ）により。

Ｐ＋。＋　＝　Ｐ　ｉ　　Ｄ　Ｘ　ｄ　ｉを計算するこ
とにより、各サイクルでｄ、を求めるようになっている
。なお、加算回路（Ａ　Ｄ　Ｄ　ＥＲ）の出力である部
分剰余が、負の数になることもあり、この場合９部分商
発生回路（ＱＧ）によって結果を補正する。

従来方式では、除数、被除数がセットされた後の最初の
サイクルでは１部分商予測値が不明であるため、これを
Ｏとして演算し、１サイクル空回りさせ、それによって
、実質的に最初の部分商予測値を得るようになっている
。

第６図は、第５図に示す除算演算器を複数個設けて、連
続的に入力されるヘクトルデータをパイプライン動作で
処理する従来方式の例を示している。第６図において、
ＤＩＶＯ，ＤＩＶＩ、・・・。

ＤＩＶ５が、各々第５図に示す除算演算器に相当する。

従来の除算演算器では、除数Ｄ８．被除数Ｎ８のデータ
がセントされたとき１部分商予測値は入力されないため
、最初の１τでは部分商は求められず１次のサイクルか
ら部分商が出力される。例えば、５６ビツトのデータで
、１τに４ビツトずつ商を求める場合、最初の部分予測
値を求めるのに１τと、除算に５６ビノト÷４ビット−
１４τの合計１５ｒの時間が必要となる。

第６図に示すような装置で、除数り１．被除数Ｎ、が１
本のバスで送られてくる場合、先に入力される除数ＤＩ
は、被除数Ｎ、が用意されるまでにさらに１τ長く保持
される必要があるので、第５図に示す除数レジスタ（Ｄ
　Ｓ　Ｒ）に１６τ保持されていなければならない。

第７回に示す従来方式のタイムチャートのように、除数
Ｄｉｒ被除数Ｎ、のペアが、３τに１度送られてくると
すると、最初のＤ　ｏ、　Ｎ　ｏが第６図に示す除′！
：を演算器ＤＩＶＯにセットされた後、そのＤｏは除数
レジスタ（ＤＳＲ）に１６τ保持される。従って、除数
および被除数の組を、各除算演算器に入力させていった
場合に、６番目のデータＤｓ、Ｎｓがきたときには、ま
だ除算演算器ＤＩｖＯのレジスタが空きになっていない
。そのため。

第６図に示すように、最低６個の除算演算器ＤＩ■０〜
ＤＩＶ５が必要であった。

〔発明が解決しようとする課題〕

以上のように従来方式によれば、最初の部分商予測値を
出力するために、除数および被除数をしジスタに１サイ
クル余分に保持しておく必要があり、また１例えば第６
図に示すように、除算を連続的にパイプライン動作で処
理していく場合に。

除算演算器の個数が多く必要になるという問題があった
・ 本発明は上記問題点の解決を図り、除数、被除数の保持
時間を少なくシ、演算時間を短縮すると共に、演算器の
数も減少できるようにすることを目的としている。

〔課題を解決するための手段〕

本発明では１例えば第１図に示すように、被除数Ｎがセ
ットされる部分剰余レジスタ１０と、除数りがセットさ
れる除数レジスタ１１の前段に。

第２の商予測回路２０を設ける。また、第２の商予測回
路２０の出力と部分商予測回路１４の出力のいずれかを
選択する選択回路２１を設ける。これにより、被除数お
よび除数が部分剰余レジスタ１０および除数レジスタ１
１上に用意されると同時に、第２の商予測回路２０によ
って、最初の部分商予測値が１部分商予測レジスタ２２
に用意されるようにする。

〔作用〕

従来方式によれば１倍数発生回路１２によって。

除数レジスタ１１と部分商予測回路１４との値から、除
数の±ｍ倍（ｍは整数）の値を求める際に。

最初の１サイクルは１部分商予測値が“Ｏ”で演算され
るのに対し２本発明によれば、最初の実質的な部分予測
値を、第２の商予測回路２０によって、あらかじめ求め
るので、最初の１サイクルの待ち時間を省き、演算サイ
クルを短縮することができるようになる。次のサイクル
からは１選択回路２１によって１部分商予測回路１４に
よる部分予測値が選択される。

〔実施例〕

第１図は本発明の構成例、第２図は本発明を使用した装
置の実施例、第３図は第２図に示す前処理部の処理説明
図、第４図は本発明の実施例によるタイムチャートを示
す。

第１図において、１０は部分剰余レジスタ（ＰＲ）、１
１は除数レジスタ（ＤＳＲ）、１２は倍数発生回路（Ｍ
ＵＬＴ）、１３は桁上げ先見回路を持つ加算回路、１４
は部分商予測回路（ＱＰ）。

１５は部分商発生回路（ＱＧ）、２０は第２の商予測回
路（ＱＰ２）、２１は選択回路、２２ば部分商予測レジ
スタ（ＱＰＲ）、Ｒ１ないしＲ４は値を一時的に保持す
るためのレジスタである。

これらの部分剰余レジスタｌＯ１除数レジスタ１１、倍
数発生回路１２．加算回路１３（上位部分の加算を行う
アダー１３Ａと下位部分の加算を行うアダー１３Ｂから
なる）１部分商予測回路１４、部分商発生回路１５は、
第５図に示した従来例のものと同様である。

除数りと被除数Ｎが、順次入力されると、それぞれ除数
レジスタ１１．部分剰余レジスタｌＯにセットされると
共に、第２の商予測回路２０に供・　給され、第２の商
予測回路２０によって１部分商予測値が求められる。な
お、この第２の商予測回路２０は１部分商予測回路１４
と同様に構成されると考えてよい。被除数Ｎが絶対値表
現される場合、つまり正数として表されている場合にお
いては１部分商予測回路１４の符号ビットをなくして商
予測を行うようにした回路と等価である。

演算開始時には３選択回路２１は、５ＴＡＲＴ信号によ
る選択信号によって、第２の商予測回路２０の出力を選
択し５部分商予測レジスタ２２に。

部分商予測値を出力する。従って、最初の１サイクルで
は３倍数発生回路１２は、除数レジスタ１１の値と、第
２の商予測回路２０の出力である部分予測値とを使用す
る。

以後の動作は、従来方式とほぼ同様であり、加算回路１
３によって１部分剰余レジスクｌＯの値から倍数発生回
路１２の出力を引くことにより。

部分剰余を求める。その値は１部分剰余レジスタ１０に
戻される。すなわち９部分剰余レジスタ１０には、６４
算の最初に被除数Ｎが設定された後は。

各演算サイクルごとに、新たな部分剰余が置数される。

部分商予測回路１４は、加算回路１３の結果の上位ａビ
ットと、除数レジスタ１１の上位ｂビットとから１倍数
発生回路１２に対する制御信号となる部分商予測値を作
成する。

選択回路２１は、２回目のサイクルからは、第２の商予
測回路２０の出力ではなく２部分商予測回路１４の出力
をｉ！訳するので、以後１部分商予測回路１４の出力で
ある部分商予測値によって。

演算サイクルが繰り返されることになる。部分商発生回
路１５は、加算回路１３の出力である部分剰余が負数に
なった場合に、商の補正を行う回路である。

第２図は、連続的に入力されるベクトルデータの除算を
パイプライン動作で処理する本発明を使用した装置の例
を示している。機能的には、第６図に示した従来方式と
同様な装置である。

第１図に示す第２の商予測回路２０は、前処理部３０内
に設けられる。従って、各除算演算器ＤＩＶＯ〜ＤＩＶ
４に共通に使用される。

浮動小数点数値の除算を行う場合、前処理部３０は５次
のような処理を行う。

除数りについて１部分商予測値を求めるデコードテーブ
ルを節単にするために、除数りの仮数部の最上位ビット
が“１”になるように、左にビット・シフトする。被除
数Ｎについては、除数りと同じたけ左にシフトする。た
だし、商が１より太き（なるとき、すなわち、Ｄ＜Ｎに
なるときには。

左シフトの後、逆に右へ１　ｄｉｇｉｔ（４ｂｉｔ）シ
フトし。

指数部を＋１する。

例えば、演算データが、第３図（イ）に示すような除数
りと被除数Ｎである場合、除数りを左に２　ｂｉｔシフ
トする。これに合わせて被除数Ｎも左へ２　ｂｉｔシフ
トするとき、“１”がシフトアウトされるので、逆に１
６１ｇ１ｔ右へシフトする。すなわち２合計２ｂｉｔ右
シフトを行い、指数部を＋１する。その結果、除数り、
被除数Ｎは、第３図（ロ）に示すように調整される。

本実施例では、さらにこの調整された値により。

第２の商予測回路２０を用いて、最初の部分商予測値を
求める。この除数りと被除数Ｎと部分商予測値とは、空
いている除算演算器ＤＩＶＯ〜ＤＩ■４の１つに送られ
る。各除算演算器ＤＩＶＯ〜ＤＩＶ４における演算動作
は、第１図で説明した動作と同様である。

第２図に示す装発の全体のタイムチャートは。

第４図に示すようになる。

最初に除数Ｄ０が除算演算器ＤＩＶＯに入力され１次に
被除数Ｎ０および第２の商予測回路２０の出力である部
分商予測値Ｑ０が入力される。そして、を効な部分商予
測値Ｑ０によって、演算が開始される。次のデータＤ、
、Ｎ、およびＱ、は。

各々３τ遅れて１次の除算演算器ＤＩＶＩに入力される
。以下、同様に各除算演算器にデータが入力され、演算
が行われる。

そして、最初の除数Ｄ０が除数レジスタ（ＤＳＲ）にセ
ントされてから１５τ目に、その除数レジスタ（ＤＳＲ
）が空きになる。従って、６番目のデータＤｓ、Ｎｓは
、除算演算器ＤＩＶＯに入力させることができる。

すなわち、このように３τに１度データが送られてくる
場合、従来方式によれば、除数を１６τ保持する必要が
あるので、６個の除算演算器が必要となるのに対し９本
実施例のように、保持時間が１５τであると、５個の除
算演算器で演算することができる。

なお２本発明は、浮動小数点演算および整数演算のどち
らにも適用することができることは言うまでもない。

〔発明の効果〕

以上説明したように１本発明によれば、除数および被除
数の保持時間を短くして、演算時間を短縮することがで
きるようになる。特に、ベクトル計算機に用いるような
場合には、パイプライン動作に必要な演算器の数も削減
することができるようになる。

【図面の簡単な説明】

第１図は本発明の構成例。 第２図は本発明を使用した装置の実施例。 第３Ｍは第２図に示す前処理部の処理説明図。 第４図は本発明の実施例によるタイムチャート。 第５図は従来の除算演算器の例。 第６図は従来方式の例。 第７図は従来方式のタイムチャートを示す。 図中、１０は部分剰余レジスタ、１１は除数レジスタ、
１２は倍数発生回路、１３は加算回路。 １４は部分商予測回路、１５は部分商発生回路。 ２０は第２の商予測回路、２１は選択回路、２２は部分
商予測レジスタ、Ｒ１−Ｒ４はレジスタを表す。

Claims (1)

1. 【特許請求の範囲】 １サイクルでｎビットの商を得る高基数非回復型除算装
   置であって、少なくとも部分剰余レジスタ（１０）と、
   除数レジスタ（１１）と、部分商予測値に基づいて除数
   の倍数を発生する倍数発生回路（１２）と、部分剰余と
   倍数発生回路の出力との加減算を行う加算回路（１３）
   と、加算結果と除数とから部分商予測値を求める部分商
   予測回路（１４）とを備えた除算装置において、 前記部分剰余レジスタ（１０）と前記除数レジスタ（１
   １）の前段に、被除数の値と除数の値とから最初の部分
   商予測値を出力する第２の商予測回路（２０）と、 該第２の商予測回路（２０）の出力および前記部分商予
   測回路（１４）の出力の一方を選択する手段（２１）と
   を備えたことを特徴とする高基数非回復型除算装置。