JPH01233520A - 高基数非回復型除算装置 - Google Patents
高基数非回復型除算装置Info
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- JPH01233520A JPH01233520A JP63059605A JP5960588A JPH01233520A JP H01233520 A JPH01233520 A JP H01233520A JP 63059605 A JP63059605 A JP 63059605A JP 5960588 A JP5960588 A JP 5960588A JP H01233520 A JPH01233520 A JP H01233520A
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- Japan
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- 238000011084 recovery Methods 0.000 claims description 3
- 238000004904 shortening Methods 0.000 abstract description 3
- 238000007796 conventional method Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000007781 pre-processing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
計算機の除算命令(DIVIDE命令)を処理する除算
装置であって1部分商予測値に基づいて1サイクルでn
ビットの商を得る高基数非回復型除算装置に関し。
装置であって1部分商予測値に基づいて1サイクルでn
ビットの商を得る高基数非回復型除算装置に関し。
除数、被除数の保持時間を少なくシ、演算時間を短縮す
ると共に、演算器の数も減少できるようにすることを目
的とし。
ると共に、演算器の数も減少できるようにすることを目
的とし。
部分剰余レジスタと除数レジスタの前段に被除数の値と
除数の値とから最初の部分商予測値を出力する第2の商
予測回路と、該第2の商予測回路の出力および部分商予
測回路の出力の一方を選択する手段とを備えるように構
成する。
除数の値とから最初の部分商予測値を出力する第2の商
予測回路と、該第2の商予測回路の出力および部分商予
測回路の出力の一方を選択する手段とを備えるように構
成する。
本発明は、汎用スカラ計算機やベクトル計算機などにお
ける除算命令(D[VIDE命令)を処理する除算装置
であって、特に1部分商予測値に基づいて1サイクルで
れピントの商を得る高基数非回復型除算装置に関する。
ける除算命令(D[VIDE命令)を処理する除算装置
であって、特に1部分商予測値に基づいて1サイクルで
れピントの商を得る高基数非回復型除算装置に関する。
第5図は従来の除算演算器の例、第6図は従来方式の例
、第7図は従来方式のタイムチャートを示す。
、第7図は従来方式のタイムチャートを示す。
部分商予測値に基づいて、1サイクルでnビットの商を
得る高基数非回復型除算装置の演n器は。
得る高基数非回復型除算装置の演n器は。
従来、第5図に示すように構成されている。
入力データの除数りは、除数レジスタ(DSR)にセッ
トされ、被除数Nは1部分剰余レジスタ(PR)にセン
トされる。倍数発生回路(MULT)は、除数レジスタ
(DSR)から入力された除数と1部分商予測回路(Q
P)からの部分商予測値とにより、除数りの±m倍(m
は整数)の値を作成する回路である。
トされ、被除数Nは1部分剰余レジスタ(PR)にセン
トされる。倍数発生回路(MULT)は、除数レジスタ
(DSR)から入力された除数と1部分商予測回路(Q
P)からの部分商予測値とにより、除数りの±m倍(m
は整数)の値を作成する回路である。
加算回路(ADDER)は9倍数発生回路(MULT)
の出力と、被除数との差を演算する。ここでは、高速化
のため、上位ビット部分と下位ビット部分とを別に加1
γするようになっている。
の出力と、被除数との差を演算する。ここでは、高速化
のため、上位ビット部分と下位ビット部分とを別に加1
γするようになっている。
部分商予測回路(QP)は、加算回路出力と除数とを用
いて、デコードテーブルを参照することなどにより1次
のサイクルで使用する部分商予測値を求める回路である
。倍数発生回路(MULT)は、この部分子all値に
基づいて1次の部分商を求めるための乗算を行う。部分
商発生回路(QG)は、商の補正を行い正しい部分商を
作成する回路である。
いて、デコードテーブルを参照することなどにより1次
のサイクルで使用する部分商予測値を求める回路である
。倍数発生回路(MULT)は、この部分子all値に
基づいて1次の部分商を求めるための乗算を行う。部分
商発生回路(QG)は、商の補正を行い正しい部分商を
作成する回路である。
この除算装置は3部分剰余レジスタ(PR)に設定され
たi番目の部分剰余をP82倍数発生回路(MOLT)
が使用するi番目の部分商予測値をd、とすると、加算
回路(ADDER)により。
たi番目の部分剰余をP82倍数発生回路(MOLT)
が使用するi番目の部分商予測値をd、とすると、加算
回路(ADDER)により。
P+。+ = P i D X d iを計算するこ
とにより、各サイクルでd、を求めるようになっている
。なお、加算回路(A D D ER)の出力である部
分剰余が、負の数になることもあり、この場合9部分商
発生回路(QG)によって結果を補正する。
とにより、各サイクルでd、を求めるようになっている
。なお、加算回路(A D D ER)の出力である部
分剰余が、負の数になることもあり、この場合9部分商
発生回路(QG)によって結果を補正する。
従来方式では、除数、被除数がセットされた後の最初の
サイクルでは1部分商予測値が不明であるため、これを
Oとして演算し、1サイクル空回りさせ、それによって
、実質的に最初の部分商予測値を得るようになっている
。
サイクルでは1部分商予測値が不明であるため、これを
Oとして演算し、1サイクル空回りさせ、それによって
、実質的に最初の部分商予測値を得るようになっている
。
第6図は、第5図に示す除算演算器を複数個設けて、連
続的に入力されるヘクトルデータをパイプライン動作で
処理する従来方式の例を示している。第6図において、
DIVO,DIVI、・・・。
続的に入力されるヘクトルデータをパイプライン動作で
処理する従来方式の例を示している。第6図において、
DIVO,DIVI、・・・。
DIV5が、各々第5図に示す除算演算器に相当する。
従来の除算演算器では、除数D8.被除数N8のデータ
がセントされたとき1部分商予測値は入力されないため
、最初の1τでは部分商は求められず1次のサイクルか
ら部分商が出力される。例えば、56ビツトのデータで
、1τに4ビツトずつ商を求める場合、最初の部分予測
値を求めるのに1τと、除算に56ビノト÷4ビット−
14τの合計15rの時間が必要となる。
がセントされたとき1部分商予測値は入力されないため
、最初の1τでは部分商は求められず1次のサイクルか
ら部分商が出力される。例えば、56ビツトのデータで
、1τに4ビツトずつ商を求める場合、最初の部分予測
値を求めるのに1τと、除算に56ビノト÷4ビット−
14τの合計15rの時間が必要となる。
第6図に示すような装置で、除数り1.被除数N、が1
本のバスで送られてくる場合、先に入力される除数DI
は、被除数N、が用意されるまでにさらに1τ長く保持
される必要があるので、第5図に示す除数レジスタ(D
S R)に16τ保持されていなければならない。
本のバスで送られてくる場合、先に入力される除数DI
は、被除数N、が用意されるまでにさらに1τ長く保持
される必要があるので、第5図に示す除数レジスタ(D
S R)に16τ保持されていなければならない。
第7回に示す従来方式のタイムチャートのように、除数
Dir被除数N、のペアが、3τに1度送られてくると
すると、最初のD o、 N oが第6図に示す除′!
:を演算器DIVOにセットされた後、そのDoは除数
レジスタ(DSR)に16τ保持される。従って、除数
および被除数の組を、各除算演算器に入力させていった
場合に、6番目のデータDs、Nsがきたときには、ま
だ除算演算器DIvOのレジスタが空きになっていない
。そのため。
Dir被除数N、のペアが、3τに1度送られてくると
すると、最初のD o、 N oが第6図に示す除′!
:を演算器DIVOにセットされた後、そのDoは除数
レジスタ(DSR)に16τ保持される。従って、除数
および被除数の組を、各除算演算器に入力させていった
場合に、6番目のデータDs、Nsがきたときには、ま
だ除算演算器DIvOのレジスタが空きになっていない
。そのため。
第6図に示すように、最低6個の除算演算器DI■0〜
DIV5が必要であった。
DIV5が必要であった。
以上のように従来方式によれば、最初の部分商予測値を
出力するために、除数および被除数をしジスタに1サイ
クル余分に保持しておく必要があり、また1例えば第6
図に示すように、除算を連続的にパイプライン動作で処
理していく場合に。
出力するために、除数および被除数をしジスタに1サイ
クル余分に保持しておく必要があり、また1例えば第6
図に示すように、除算を連続的にパイプライン動作で処
理していく場合に。
除算演算器の個数が多く必要になるという問題があった
・ 本発明は上記問題点の解決を図り、除数、被除数の保持
時間を少なくシ、演算時間を短縮すると共に、演算器の
数も減少できるようにすることを目的としている。
・ 本発明は上記問題点の解決を図り、除数、被除数の保持
時間を少なくシ、演算時間を短縮すると共に、演算器の
数も減少できるようにすることを目的としている。
本発明では1例えば第1図に示すように、被除数Nがセ
ットされる部分剰余レジスタ10と、除数りがセットさ
れる除数レジスタ11の前段に。
ットされる部分剰余レジスタ10と、除数りがセットさ
れる除数レジスタ11の前段に。
第2の商予測回路20を設ける。また、第2の商予測回
路20の出力と部分商予測回路14の出力のいずれかを
選択する選択回路21を設ける。これにより、被除数お
よび除数が部分剰余レジスタ10および除数レジスタ1
1上に用意されると同時に、第2の商予測回路20によ
って、最初の部分商予測値が1部分商予測レジスタ22
に用意されるようにする。
路20の出力と部分商予測回路14の出力のいずれかを
選択する選択回路21を設ける。これにより、被除数お
よび除数が部分剰余レジスタ10および除数レジスタ1
1上に用意されると同時に、第2の商予測回路20によ
って、最初の部分商予測値が1部分商予測レジスタ22
に用意されるようにする。
従来方式によれば1倍数発生回路12によって。
除数レジスタ11と部分商予測回路14との値から、除
数の±m倍(mは整数)の値を求める際に。
数の±m倍(mは整数)の値を求める際に。
最初の1サイクルは1部分商予測値が“O”で演算され
るのに対し2本発明によれば、最初の実質的な部分予測
値を、第2の商予測回路20によって、あらかじめ求め
るので、最初の1サイクルの待ち時間を省き、演算サイ
クルを短縮することができるようになる。次のサイクル
からは1選択回路21によって1部分商予測回路14に
よる部分予測値が選択される。
るのに対し2本発明によれば、最初の実質的な部分予測
値を、第2の商予測回路20によって、あらかじめ求め
るので、最初の1サイクルの待ち時間を省き、演算サイ
クルを短縮することができるようになる。次のサイクル
からは1選択回路21によって1部分商予測回路14に
よる部分予測値が選択される。
第1図は本発明の構成例、第2図は本発明を使用した装
置の実施例、第3図は第2図に示す前処理部の処理説明
図、第4図は本発明の実施例によるタイムチャートを示
す。
置の実施例、第3図は第2図に示す前処理部の処理説明
図、第4図は本発明の実施例によるタイムチャートを示
す。
第1図において、10は部分剰余レジスタ(PR)、1
1は除数レジスタ(DSR)、12は倍数発生回路(M
ULT)、13は桁上げ先見回路を持つ加算回路、14
は部分商予測回路(QP)。
1は除数レジスタ(DSR)、12は倍数発生回路(M
ULT)、13は桁上げ先見回路を持つ加算回路、14
は部分商予測回路(QP)。
15は部分商発生回路(QG)、20は第2の商予測回
路(QP2)、21は選択回路、22ば部分商予測レジ
スタ(QPR)、R1ないしR4は値を一時的に保持す
るためのレジスタである。
路(QP2)、21は選択回路、22ば部分商予測レジ
スタ(QPR)、R1ないしR4は値を一時的に保持す
るためのレジスタである。
これらの部分剰余レジスタlO1除数レジスタ11、倍
数発生回路12.加算回路13(上位部分の加算を行う
アダー13Aと下位部分の加算を行うアダー13Bから
なる)1部分商予測回路14、部分商発生回路15は、
第5図に示した従来例のものと同様である。
数発生回路12.加算回路13(上位部分の加算を行う
アダー13Aと下位部分の加算を行うアダー13Bから
なる)1部分商予測回路14、部分商発生回路15は、
第5図に示した従来例のものと同様である。
除数りと被除数Nが、順次入力されると、それぞれ除数
レジスタ11.部分剰余レジスタlOにセットされると
共に、第2の商予測回路20に供・ 給され、第2の商
予測回路20によって1部分商予測値が求められる。な
お、この第2の商予測回路20は1部分商予測回路14
と同様に構成されると考えてよい。被除数Nが絶対値表
現される場合、つまり正数として表されている場合にお
いては1部分商予測回路14の符号ビットをなくして商
予測を行うようにした回路と等価である。
レジスタ11.部分剰余レジスタlOにセットされると
共に、第2の商予測回路20に供・ 給され、第2の商
予測回路20によって1部分商予測値が求められる。な
お、この第2の商予測回路20は1部分商予測回路14
と同様に構成されると考えてよい。被除数Nが絶対値表
現される場合、つまり正数として表されている場合にお
いては1部分商予測回路14の符号ビットをなくして商
予測を行うようにした回路と等価である。
演算開始時には3選択回路21は、5TART信号によ
る選択信号によって、第2の商予測回路20の出力を選
択し5部分商予測レジスタ22に。
る選択信号によって、第2の商予測回路20の出力を選
択し5部分商予測レジスタ22に。
部分商予測値を出力する。従って、最初の1サイクルで
は3倍数発生回路12は、除数レジスタ11の値と、第
2の商予測回路20の出力である部分予測値とを使用す
る。
は3倍数発生回路12は、除数レジスタ11の値と、第
2の商予測回路20の出力である部分予測値とを使用す
る。
以後の動作は、従来方式とほぼ同様であり、加算回路1
3によって1部分剰余レジスクlOの値から倍数発生回
路12の出力を引くことにより。
3によって1部分剰余レジスクlOの値から倍数発生回
路12の出力を引くことにより。
部分剰余を求める。その値は1部分剰余レジスタ10に
戻される。すなわち9部分剰余レジスタ10には、64
算の最初に被除数Nが設定された後は。
戻される。すなわち9部分剰余レジスタ10には、64
算の最初に被除数Nが設定された後は。
各演算サイクルごとに、新たな部分剰余が置数される。
部分商予測回路14は、加算回路13の結果の上位aビ
ットと、除数レジスタ11の上位bビットとから1倍数
発生回路12に対する制御信号となる部分商予測値を作
成する。
ットと、除数レジスタ11の上位bビットとから1倍数
発生回路12に対する制御信号となる部分商予測値を作
成する。
選択回路21は、2回目のサイクルからは、第2の商予
測回路20の出力ではなく2部分商予測回路14の出力
をi!訳するので、以後1部分商予測回路14の出力で
ある部分商予測値によって。
測回路20の出力ではなく2部分商予測回路14の出力
をi!訳するので、以後1部分商予測回路14の出力で
ある部分商予測値によって。
演算サイクルが繰り返されることになる。部分商発生回
路15は、加算回路13の出力である部分剰余が負数に
なった場合に、商の補正を行う回路である。
路15は、加算回路13の出力である部分剰余が負数に
なった場合に、商の補正を行う回路である。
第2図は、連続的に入力されるベクトルデータの除算を
パイプライン動作で処理する本発明を使用した装置の例
を示している。機能的には、第6図に示した従来方式と
同様な装置である。
パイプライン動作で処理する本発明を使用した装置の例
を示している。機能的には、第6図に示した従来方式と
同様な装置である。
第1図に示す第2の商予測回路20は、前処理部30内
に設けられる。従って、各除算演算器DIVO〜DIV
4に共通に使用される。
に設けられる。従って、各除算演算器DIVO〜DIV
4に共通に使用される。
浮動小数点数値の除算を行う場合、前処理部30は5次
のような処理を行う。
のような処理を行う。
除数りについて1部分商予測値を求めるデコードテーブ
ルを節単にするために、除数りの仮数部の最上位ビット
が“1”になるように、左にビット・シフトする。被除
数Nについては、除数りと同じたけ左にシフトする。た
だし、商が1より太き(なるとき、すなわち、D<Nに
なるときには。
ルを節単にするために、除数りの仮数部の最上位ビット
が“1”になるように、左にビット・シフトする。被除
数Nについては、除数りと同じたけ左にシフトする。た
だし、商が1より太き(なるとき、すなわち、D<Nに
なるときには。
左シフトの後、逆に右へ1 digit(4bit)シ
フトし。
フトし。
指数部を+1する。
例えば、演算データが、第3図(イ)に示すような除数
りと被除数Nである場合、除数りを左に2 bitシフ
トする。これに合わせて被除数Nも左へ2 bitシフ
トするとき、“1”がシフトアウトされるので、逆に1
61g1t右へシフトする。すなわち2合計2bit右
シフトを行い、指数部を+1する。その結果、除数り、
被除数Nは、第3図(ロ)に示すように調整される。
りと被除数Nである場合、除数りを左に2 bitシフ
トする。これに合わせて被除数Nも左へ2 bitシフ
トするとき、“1”がシフトアウトされるので、逆に1
61g1t右へシフトする。すなわち2合計2bit右
シフトを行い、指数部を+1する。その結果、除数り、
被除数Nは、第3図(ロ)に示すように調整される。
本実施例では、さらにこの調整された値により。
第2の商予測回路20を用いて、最初の部分商予測値を
求める。この除数りと被除数Nと部分商予測値とは、空
いている除算演算器DIVO〜DI■4の1つに送られ
る。各除算演算器DIVO〜DIV4における演算動作
は、第1図で説明した動作と同様である。
求める。この除数りと被除数Nと部分商予測値とは、空
いている除算演算器DIVO〜DI■4の1つに送られ
る。各除算演算器DIVO〜DIV4における演算動作
は、第1図で説明した動作と同様である。
第2図に示す装発の全体のタイムチャートは。
第4図に示すようになる。
最初に除数D0が除算演算器DIVOに入力され1次に
被除数N0および第2の商予測回路20の出力である部
分商予測値Q0が入力される。そして、を効な部分商予
測値Q0によって、演算が開始される。次のデータD、
、N、およびQ、は。
被除数N0および第2の商予測回路20の出力である部
分商予測値Q0が入力される。そして、を効な部分商予
測値Q0によって、演算が開始される。次のデータD、
、N、およびQ、は。
各々3τ遅れて1次の除算演算器DIVIに入力される
。以下、同様に各除算演算器にデータが入力され、演算
が行われる。
。以下、同様に各除算演算器にデータが入力され、演算
が行われる。
そして、最初の除数D0が除数レジスタ(DSR)にセ
ントされてから15τ目に、その除数レジスタ(DSR
)が空きになる。従って、6番目のデータDs、Nsは
、除算演算器DIVOに入力させることができる。
ントされてから15τ目に、その除数レジスタ(DSR
)が空きになる。従って、6番目のデータDs、Nsは
、除算演算器DIVOに入力させることができる。
すなわち、このように3τに1度データが送られてくる
場合、従来方式によれば、除数を16τ保持する必要が
あるので、6個の除算演算器が必要となるのに対し9本
実施例のように、保持時間が15τであると、5個の除
算演算器で演算することができる。
場合、従来方式によれば、除数を16τ保持する必要が
あるので、6個の除算演算器が必要となるのに対し9本
実施例のように、保持時間が15τであると、5個の除
算演算器で演算することができる。
なお2本発明は、浮動小数点演算および整数演算のどち
らにも適用することができることは言うまでもない。
らにも適用することができることは言うまでもない。
以上説明したように1本発明によれば、除数および被除
数の保持時間を短くして、演算時間を短縮することがで
きるようになる。特に、ベクトル計算機に用いるような
場合には、パイプライン動作に必要な演算器の数も削減
することができるようになる。
数の保持時間を短くして、演算時間を短縮することがで
きるようになる。特に、ベクトル計算機に用いるような
場合には、パイプライン動作に必要な演算器の数も削減
することができるようになる。
第1図は本発明の構成例。
第2図は本発明を使用した装置の実施例。
第3Mは第2図に示す前処理部の処理説明図。
第4図は本発明の実施例によるタイムチャート。
第5図は従来の除算演算器の例。
第6図は従来方式の例。
第7図は従来方式のタイムチャートを示す。
図中、10は部分剰余レジスタ、11は除数レジスタ、
12は倍数発生回路、13は加算回路。 14は部分商予測回路、15は部分商発生回路。 20は第2の商予測回路、21は選択回路、22は部分
商予測レジスタ、R1−R4はレジスタを表す。
12は倍数発生回路、13は加算回路。 14は部分商予測回路、15は部分商発生回路。 20は第2の商予測回路、21は選択回路、22は部分
商予測レジスタ、R1−R4はレジスタを表す。
Claims (1)
- 【特許請求の範囲】 1サイクルでnビットの商を得る高基数非回復型除算装
置であって、少なくとも部分剰余レジスタ(10)と、
除数レジスタ(11)と、部分商予測値に基づいて除数
の倍数を発生する倍数発生回路(12)と、部分剰余と
倍数発生回路の出力との加減算を行う加算回路(13)
と、加算結果と除数とから部分商予測値を求める部分商
予測回路(14)とを備えた除算装置において、 前記部分剰余レジスタ(10)と前記除数レジスタ(1
1)の前段に、被除数の値と除数の値とから最初の部分
商予測値を出力する第2の商予測回路(20)と、 該第2の商予測回路(20)の出力および前記部分商予
測回路(14)の出力の一方を選択する手段(21)と
を備えたことを特徴とする高基数非回復型除算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63059605A JP2608090B2 (ja) | 1988-03-14 | 1988-03-14 | 高基数非回復型除算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63059605A JP2608090B2 (ja) | 1988-03-14 | 1988-03-14 | 高基数非回復型除算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01233520A true JPH01233520A (ja) | 1989-09-19 |
JP2608090B2 JP2608090B2 (ja) | 1997-05-07 |
Family
ID=13118052
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63059605A Expired - Fee Related JP2608090B2 (ja) | 1988-03-14 | 1988-03-14 | 高基数非回復型除算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2608090B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005004755A (ja) * | 2003-06-10 | 2005-01-06 | Korea Advanced Inst Of Science & Technology | 3次元コンピュータグラフィックスシステムの除算ユニット |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58142441A (ja) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | 高基数除算方式 |
-
1988
- 1988-03-14 JP JP63059605A patent/JP2608090B2/ja not_active Expired - Fee Related
Patent Citations (1)
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---|---|---|---|---|
JPS58142441A (ja) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | 高基数除算方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005004755A (ja) * | 2003-06-10 | 2005-01-06 | Korea Advanced Inst Of Science & Technology | 3次元コンピュータグラフィックスシステムの除算ユニット |
Also Published As
Publication number | Publication date |
---|---|
JP2608090B2 (ja) | 1997-05-07 |
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