JPS60140429A - １０進乗算装置 - Google Patents
１０進乗算装置Info
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- JPS60140429A JPS60140429A JP58246929A JP24692983A JPS60140429A JP S60140429 A JPS60140429 A JP S60140429A JP 58246929 A JP58246929 A JP 58246929A JP 24692983 A JP24692983 A JP 24692983A JP S60140429 A JPS60140429 A JP S60140429A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/4915—Multiplying; Dividing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は１０進乗算方式に関し、特に乗数と中間積を同
一のレジスタに納め、桁シフトのためのステップを省略
して演算時間を短縮できる１０進乗算方式に関するもの
である。
一のレジスタに納め、桁シフトのためのステップを省略
して演算時間を短縮できる１０進乗算方式に関するもの
である。
〔発明の背景〕
従来の１０進乗算方式の一〇の例は第１図に示すように
１乗数を格納するレジスタＡ、被乗数を格納するレジス
タＣ１初期値０であり演算途中の中間積を格納する２本
のレジスタＢ、Ｄ、レジスタＡより乗数の１桁を切り出
して加算器１とゲート４を制御する乗数デコーダ３、お
よび、シフタ２とセレクタ５により行っている。すなわ
ち、乗数であるレジスタＡの下位から切り出した１桁の
数ｎに従い、乗数デコーダ３の制御により、加減算器１
でレジスタＢの内容Ｘと被乗数であるレジスタＣの内容
をｎ回加算し結果をレジスタＢに戻す。これで、１桁分
の乗算が行えたことになり、順次上位の桁の乗数を行っ
てゆくのであるが、そのための桁シフトを次の様な手順
で行う。該１桁分の積はレジスタＢにあり、これを右に
１桁分（即ち４ビツト）シフタ２にてシフトして（左端
には’ｏ ｏ ｏ ｏ″が入る）、結果をレジスタＢに
セットし右端からこぼれる１桁の数をシフトレジスタＤ
の左端から与えレジスタＤの内容は順次布へ１桁シフト
する。すなわち、レジスタＢとＤを一連のレジスタとみ
たとき全体を右に１桁シフトし、中間積の上位をレジス
タＢに下位をレジスタＤに納める。上記乗数より切り出
した１桁ｎの回数だけ加算する内側ループと、次桁のた
めの上記シフト動作をくり返す外側ループとにより乗算
が行われ、積はレジスタＢとＤにもとまる。
１乗数を格納するレジスタＡ、被乗数を格納するレジス
タＣ１初期値０であり演算途中の中間積を格納する２本
のレジスタＢ、Ｄ、レジスタＡより乗数の１桁を切り出
して加算器１とゲート４を制御する乗数デコーダ３、お
よび、シフタ２とセレクタ５により行っている。すなわ
ち、乗数であるレジスタＡの下位から切り出した１桁の
数ｎに従い、乗数デコーダ３の制御により、加減算器１
でレジスタＢの内容Ｘと被乗数であるレジスタＣの内容
をｎ回加算し結果をレジスタＢに戻す。これで、１桁分
の乗算が行えたことになり、順次上位の桁の乗数を行っ
てゆくのであるが、そのための桁シフトを次の様な手順
で行う。該１桁分の積はレジスタＢにあり、これを右に
１桁分（即ち４ビツト）シフタ２にてシフトして（左端
には’ｏ ｏ ｏ ｏ″が入る）、結果をレジスタＢに
セットし右端からこぼれる１桁の数をシフトレジスタＤ
の左端から与えレジスタＤの内容は順次布へ１桁シフト
する。すなわち、レジスタＢとＤを一連のレジスタとみ
たとき全体を右に１桁シフトし、中間積の上位をレジス
タＢに下位をレジスタＤに納める。上記乗数より切り出
した１桁ｎの回数だけ加算する内側ループと、次桁のた
めの上記シフト動作をくり返す外側ループとにより乗算
が行われ、積はレジスタＢとＤにもとまる。
また、もう一つの例として、乗数より切り出した１桁の
数ｎが大きい（例えば６以上）場合には中間積の上位で
あるレジスタＢの内容Ｘから被乗数Ｙを（１０−ｎ）回
減算し、１つ上の桁の加減算ループで１回加算を余計に
する（又は１回減算を少なくする）ことで、加算減口数
を減らして、高速化を計る方法も一般的に行われている
。
数ｎが大きい（例えば６以上）場合には中間積の上位で
あるレジスタＢの内容Ｘから被乗数Ｙを（１０−ｎ）回
減算し、１つ上の桁の加減算ループで１回加算を余計に
する（又は１回減算を少なくする）ことで、加算減口数
を減らして、高速化を計る方法も一般的に行われている
。
このように、第１図の１０進乗算方式では、高速化を妨
げる要因として、次の様な問題点がある。
げる要因として、次の様な問題点がある。
（＋）加減算のための内側ループと、桁ごとのシフトの
ための外側ループの二重ループで構成され、これらのル
ープ処理が別々の処理として行われていること。
ための外側ループの二重ループで構成され、これらのル
ープ処理が別々の処理として行われていること。
（１１）演算途中の中間積がレジスタＢとレジスタＤに
分かれるため、桁ごとのシフトでは通常のレジスタの倍
の長さのレジスタ（即ちＢとＤを一連のレジスタとして
見る必要がある）のシフトを行う必要があること。
分かれるため、桁ごとのシフトでは通常のレジスタの倍
の長さのレジスタ（即ちＢとＤを一連のレジスタとして
見る必要がある）のシフトを行う必要があること。
（ｔｉｔ ）最終的な結果、即ち、積も、レジスタＢと
しレジスタＤに分かれてまるため、これらを合成する必
要があり、後処理が多くかかること。
しレジスタＤに分かれてまるため、これらを合成する必
要があり、後処理が多くかかること。
本発明の目的は、このような従来の問題点を解決し、加
減算゛のだめの内側ループと１桁シフｌ−のための外側
ループを別々に処理することなく一連の動作として処理
し、かつ乗数と中間積を同一かつ一本のレジスタに混在
させて、複数のレジスタに渡る積の合成を行う後処理の
時間をなくして、演算時ｒ！ＩＩを短縮できる１０進乗
算方式を提供することにある。
減算゛のだめの内側ループと１桁シフｌ−のための外側
ループを別々に処理することなく一連の動作として処理
し、かつ乗数と中間積を同一かつ一本のレジスタに混在
させて、複数のレジスタに渡る積の合成を行う後処理の
時間をなくして、演算時ｒ！ＩＩを短縮できる１０進乗
算方式を提供することにある。
上記目的を達成するために、本発明の１０進乗算方式は
、乗数の符号を含めたままの有効桁数分だけ左にシフト
した被乗数を加減算における加減算数とし、乗数の入っ
たレジスタをそのまま中間積用のレジスタに兼用し、一
方、加減算器の中間積側の入口に右に４ビツト１０進で
代数シフトできるプリシフタを設けて、各桁の最初の加
減算にては該プリシフタを有効にし、各桁２回目の加減
算はプリシフタを無効として加減算を行うことを特徴と
している。
、乗数の符号を含めたままの有効桁数分だけ左にシフト
した被乗数を加減算における加減算数とし、乗数の入っ
たレジスタをそのまま中間積用のレジスタに兼用し、一
方、加減算器の中間積側の入口に右に４ビツト１０進で
代数シフトできるプリシフタを設けて、各桁の最初の加
減算にては該プリシフタを有効にし、各桁２回目の加減
算はプリシフタを無効として加減算を行うことを特徴と
している。
以下１本発明の実施例を図面により説明する。
第２図は１本発明の一実施例を示す１０進乗算方式のブ
ロック図である。
ロック図である。
第２図においては、乗数及び中間積を格納するレジスタ
Ａ、被乗数を格納するレジスタＢ、１０進の加減算器１
．１０進１桁右代数シフト機能を有すプリシフタ２、レ
ジスタＡの下方より乗数の１桁を線１０により切り出し
て演算制御を行う乗数デコーダ３、および＋０や一〇が
できるようにレジスタＢの出力をゼロとするためのゲー
ト４を具備する。
Ａ、被乗数を格納するレジスタＢ、１０進の加減算器１
．１０進１桁右代数シフト機能を有すプリシフタ２、レ
ジスタＡの下方より乗数の１桁を線１０により切り出し
て演算制御を行う乗数デコーダ３、および＋０や一〇が
できるようにレジスタＢの出力をゼロとするためのゲー
ト４を具備する。
第２図の動作概要を説明する。
まず、乗算を行う２つのオペランドデータの内、絶対値
の大きい方を被乗数、小さい方を乗数と呼ぶと、乗数は
レジスタＡに格納され、被乗数は符号を除去したのち乗
数の有効桁数だけ左にシフトしたものがレジスタＢに格
納される。このとき、演算結果である積が１本のレジス
タに納まることが前提である様な仕様の乗算では、上記
被乗数の左シフトを行っても、レジスタから有効桁がこ
ぼれ落ちることはない。
の大きい方を被乗数、小さい方を乗数と呼ぶと、乗数は
レジスタＡに格納され、被乗数は符号を除去したのち乗
数の有効桁数だけ左にシフトしたものがレジスタＢに格
納される。このとき、演算結果である積が１本のレジス
タに納まることが前提である様な仕様の乗算では、上記
被乗数の左シフトを行っても、レジスタから有効桁がこ
ぼれ落ちることはない。
レジスタＡから、線１０を介して乗数の１桁を切り出し
、乗数デコーダ３ではこれをデコードし加算器１、プリ
シフタ２、ゲート４を制御する。
、乗数デコーダ３ではこれをデコードし加算器１、プリ
シフタ２、ゲート４を制御する。
乗数デコーダ３のブロック図を第３図に、又、デコーダ
２０の動作の詳細を第４図に示す。乗数デコーダ３は、
上記乗数の１桁に対応する加減算の内の最初の加減算で
ある（＝０）か否か（＝１）を示すフラグＨ２１と、加
算を行う（＝０）か減算を行う（＝１）かを示すフラグ
Ｓ２２と、上記乗数の１桁で行われる加減算の残り回数
（０〜４）を記憶するカウンタＭ２３を具備する。
２０の動作の詳細を第４図に示す。乗数デコーダ３は、
上記乗数の１桁に対応する加減算の内の最初の加減算で
ある（＝０）か否か（＝１）を示すフラグＨ２１と、加
算を行う（＝０）か減算を行う（＝１）かを示すフラグ
Ｓ２２と、上記乗数の１桁で行われる加減算の残り回数
（０〜４）を記憶するカウンタＭ２３を具備する。
各フラグの初期値は０、即ち、第４図の上側、Ｈ＝０．
Ｓ＝Ｏの状態で、線１０の値に従って、フラグＨ２１，
Ｓ２２及びカウンタＭ２３及び線１１〜１３に値が設定
される。線１１，１２゜１３により、第２図のプリシフ
タ２、ゲート４、加減算器１を制御して演算 Ｘ＋０又
は Ｘ＋Ｙ又は’Ｘ−Ｙが行われる。デコーダ２０で線
１１を１にすることにより、プリシフタ２でレジスタＡ
の内容Ｘを右に１桁即ち４ビツトシフトし、左端の空い
た１桁には、１０進の０ （＝００００）を埋め込む。
Ｓ＝Ｏの状態で、線１０の値に従って、フラグＨ２１，
Ｓ２２及びカウンタＭ２３及び線１１〜１３に値が設定
される。線１１，１２゜１３により、第２図のプリシフ
タ２、ゲート４、加減算器１を制御して演算 Ｘ＋０又
は Ｘ＋Ｙ又は’Ｘ−Ｙが行われる。デコーダ２０で線
１１を１にすることにより、プリシフタ２でレジスタＡ
の内容Ｘを右に１桁即ち４ビツトシフトし、左端の空い
た１桁には、１０進の０ （＝００００）を埋め込む。
これを記号 Ｘで示す。線１２は０であるときゲート４
をオンにし、レジスタＢの内容Ｙをそのまま出力し、線
１２が１であるときゲート４をオフにして加減算器１の
入力をＯにする。
をオンにし、レジスタＢの内容Ｙをそのまま出力し、線
１２が１であるときゲート４をオフにして加減算器１の
入力をＯにする。
線１３がＯのとき加減算器１で加算を行い、１であると
きは、減算を行う。例えば、Ｈ＝Ｏ，Ｓ＝０の状態で線
１０が２のとき、デコーダ２０では線１１，１２．１３
をそれぞれ１．Ｏ，Ｏとすることにより、レジスタＡの
内容Ｘを１桁右へシフトして左端に０を埋めた値 Ｘと
レジスタＢの内容Ｙを加算し、（記号 ｘ＋ｙで簡単に
示す）、かつ１次サイクルの演算のために、フラグＨ２
１゜Ｓ２２．及びカウンタＭ２３をそれぞれ１，０゜１
に設定する。
きは、減算を行う。例えば、Ｈ＝Ｏ，Ｓ＝０の状態で線
１０が２のとき、デコーダ２０では線１１，１２．１３
をそれぞれ１．Ｏ，Ｏとすることにより、レジスタＡの
内容Ｘを１桁右へシフトして左端に０を埋めた値 Ｘと
レジスタＢの内容Ｙを加算し、（記号 ｘ＋ｙで簡単に
示す）、かつ１次サイクルの演算のために、フラグＨ２
１゜Ｓ２２．及びカウンタＭ２３をそれぞれ１，０゜１
に設定する。
ここで線１０が２〜８の場合にはＨ＝１となり、その桁
の加減算が１回で終了しなかった事を示し、次のサイク
ルでは、第４図の下側条件Ｈ＝１の動作状態に入る。ま
た、線１０が６〜９の場合にはＳ＝１となり、その桁の
加減算として減算が行われることを示している。
の加減算が１回で終了しなかった事を示し、次のサイク
ルでは、第４図の下側条件Ｈ＝１の動作状態に入る。ま
た、線１０が６〜９の場合にはＳ＝１となり、その桁の
加減算として減算が行われることを示している。
条件Ｈ＝Ｏ，Ｓ＝１の状態は、今行う加減算が、乗数１
桁に対応する最初の加減算であるとともに、前桁では減
算が行われた事を示している。この状態では、線１０の
値に従い、フラグＨ２１，Ｓ２２およびカウンタＭ２３
は、第４図中程の様に設定されると同時に、演算 Ｘ＋
Ｙ又は Ｘ−Ｙ又は’ｘ−ｏが行われる。 Ｘとは、線
１１を２とすることによりプリシフタ２でレジスタＡの
内容Ｘを右に１桁シフトしかつ左端の空いた１桁には１
０進の９（＝１００１）を埋め込んだ値を意味する。
桁に対応する最初の加減算であるとともに、前桁では減
算が行われた事を示している。この状態では、線１０の
値に従い、フラグＨ２１，Ｓ２２およびカウンタＭ２３
は、第４図中程の様に設定されると同時に、演算 Ｘ＋
Ｙ又は Ｘ−Ｙ又は’ｘ−ｏが行われる。 Ｘとは、線
１１を２とすることによりプリシフタ２でレジスタＡの
内容Ｘを右に１桁シフトしかつ左端の空いた１桁には１
０進の９（＝１００１）を埋め込んだ値を意味する。
この状態では、前桁で減算したために奇術で余分に１回
多く加算又は１回少なく減算する必要があるため、線１
０が１〜７の場合Ｈ＝１．５〜９の場合Ｓ＝１となるよ
う動作する。
多く加算又は１回少なく減算する必要があるため、線１
０が１〜７の場合Ｈ＝１．５〜９の場合Ｓ＝１となるよ
う動作する。
条件Ｈ＝１．Ｓ＝Ｏの状態は、乗数１桁に対応する２回
目以降の演算でかつ、加算であることを示している。こ
の状態では、加算の残り回数を示すカウンタＭ２３の値
に従って、フラグを第４図下側の様にセットし、カウン
タＭ２３の値を−１する。又、線１１を０としてプリシ
フタ２でレジスタＡの内容Ｘをそのまま通し、線１２を
ＯにしてレジスタＢの内容をＹをそのまま通し、線１３
を０とすることによりこれらＸとＹを加減算器ｌで加算
する。これを記号Ｘ＋Ｙで示す。
目以降の演算でかつ、加算であることを示している。こ
の状態では、加算の残り回数を示すカウンタＭ２３の値
に従って、フラグを第４図下側の様にセットし、カウン
タＭ２３の値を−１する。又、線１１を０としてプリシ
フタ２でレジスタＡの内容Ｘをそのまま通し、線１２を
ＯにしてレジスタＢの内容をＹをそのまま通し、線１３
を０とすることによりこれらＸとＹを加減算器ｌで加算
する。これを記号Ｘ＋Ｙで示す。
条件Ｈ＝１．Ｓ＝１の状態は、乗数１桁の２回目以降の
演算でかつ、減算であることを示している。この状態で
デコーダ２０は減算の残り回数を示すカウンタＭ２３の
値に従って、フラグを第４図最下側の様にセットし、カ
ウンタＭ２３の値を−１すると同時に、Ｘ−Ｙ即ち、第
２図でレジスタＡの内容とレジスタＢの内容を加減算器
１で減算する。
演算でかつ、減算であることを示している。この状態で
デコーダ２０は減算の残り回数を示すカウンタＭ２３の
値に従って、フラグを第４図最下側の様にセットし、カ
ウンタＭ２３の値を−１すると同時に、Ｘ−Ｙ即ち、第
２図でレジスタＡの内容とレジスタＢの内容を加減算器
１で減算する。
すなわち、条件Ｈ＝１の状態ではカウンタＭ２３の値が
１以下になるまで、フラグＳに従い加算又は減算を行っ
て残り１回でその桁の加減算が終了する（即ち、Ｍ＝１
）所で、Ｈ＝Ｏとし、第４図上中側の状態に戻る。
１以下になるまで、フラグＳに従い加算又は減算を行っ
て残り１回でその桁の加減算が終了する（即ち、Ｍ＝１
）所で、Ｈ＝Ｏとし、第４図上中側の状態に戻る。
以上の加減算を、乗数の最上位有効桁分が終了するまで
くり返すことにより、所望の積を得ることができる。
くり返すことにより、所望の積を得ることができる。
第２図〜第４図における乗数動作をより具体的にするた
め、実例により説明する。第５図は本発明の１０進乗算
方式にもとづいた乗算操作の各ステップにおけるレジス
タＡ、Ｂの内容を示す図である。なお、−例として、１
０１２ｘ９０２＝９１２８２４の場合で説明する。
め、実例により説明する。第５図は本発明の１０進乗算
方式にもとづいた乗算操作の各ステップにおけるレジス
タＡ、Ｂの内容を示す図である。なお、−例として、１
０１２ｘ９０２＝９１２８２４の場合で説明する。
まず、ステップ０は、乗数を開始するに当りレジスタＡ
、Ｂにセットされた内容を示している。
、Ｂにセットされた内容を示している。
簡単のため、レジスタＡ、Ｂの長さはともに４バイトで
内容は、２進化１０進コード８桁で示す。
内容は、２進化１０進コード８桁で示す。
１０１２＞９０２であるので、絶対値の小さい９０２を
乗数としてレジスタＡに入れる。又、最右桁の′Ｃ′は
９０２が正であることを示す符号であり、これを含めた
乗数の有効桁数は４となる。
乗数としてレジスタＡに入れる。又、最右桁の′Ｃ′は
９０２が正であることを示す符号であり、これを含めた
乗数の有効桁数は４となる。
従って、絶対値の大きい１０１２は左へ４桁シフトされ
てレジスタＢに入れられる。
てレジスタＢに入れられる。
第２図の線１０は、第５図の、印で示した、レジスタＡ
の右から２桁目であり、本例の場合、最初は１２′であ
る。
の右から２桁目であり、本例の場合、最初は１２′であ
る。
ステップＩでは、Ｈ＝Ｏ，Ｓ＝Ｏ，線１０＝２であ・す
、第４図に従って、Ｈ＝１．Ｓ＝Ｏ，Ｍ＝１、とすると
同時に線１１，１２．１３を１，０゜０として演算 Ｘ
＋Ｙを行う。即ち Ｘ＝’０００００９０２’とＹ ＝
’１０１２００００’を加算した結果の右端に符号を
つけた値’１０１２０９０Ｃ’ がレジスタＡに入る。
、第４図に従って、Ｈ＝１．Ｓ＝Ｏ，Ｍ＝１、とすると
同時に線１１，１２．１３を１，０゜０として演算 Ｘ
＋Ｙを行う。即ち Ｘ＝’０００００９０２’とＹ ＝
’１０１２００００’を加算した結果の右端に符号を
つけた値’１０１２０９０Ｃ’ がレジスタＡに入る。
ステップ■では、Ｈ＝１．Ｓ＝０．Ｍ＝１であり、第４
図に従って、Ｈ＝Ｏ，Ｓ＝Ｏ，Ｍ＝Ｏとすると同時に線
１１，１０．１３を０．０．０として演算Ｘ＋Ｙを行う
。即ち、Ｘ ＝ ’１０１２０９０Ｃ’とＹ ＝ ’１
０１２００００’を加算した結果に符号をつけた値’２
０２４０９０Ｃ’ がレジスタＡに入る。
図に従って、Ｈ＝Ｏ，Ｓ＝Ｏ，Ｍ＝Ｏとすると同時に線
１１，１０．１３を０．０．０として演算Ｘ＋Ｙを行う
。即ち、Ｘ ＝ ’１０１２０９０Ｃ’とＹ ＝ ’１
０１２００００’を加算した結果に符号をつけた値’２
０２４０９０Ｃ’ がレジスタＡに入る。
ステップ■では、Ｈ＝０．Ｓ＝Ｏ，ｍｌ Ｏ＝０であり
、第４図に従って、Ｈ＝Ｏ，Ｓ＝Ｏ，Ｍ＝０及び０Ｘ＋
０を演算する。即ち、。Ｘ＝’０２０２４０９６’に符
号をつけた値’０２０２４０９ Ｇ ’ がレジスタＡ
に入る。
、第４図に従って、Ｈ＝Ｏ，Ｓ＝Ｏ，Ｍ＝０及び０Ｘ＋
０を演算する。即ち、。Ｘ＝’０２０２４０９６’に符
号をつけた値’０２０２４０９ Ｇ ’ がレジスタＡ
に入る。
ステップ■では、Ｈ＝０．Ｓ＝Ｏ，線１０＝９であり、
第４図に従って、）！＝＝Ｏ，Ｓ＝ｌ、Ｍ＝Ｏ２及び
ｘ−ｙを演算する。即ち、 Ｘ＝’００２０２４０９’
からＹ ＝ ’１０１２００００’を減算した結果に符
号をつけた値’９００８２４０ Ｃ’ がレジスタＡに
入る。
第４図に従って、）！＝＝Ｏ，Ｓ＝ｌ、Ｍ＝Ｏ２及び
ｘ−ｙを演算する。即ち、 Ｘ＝’００２０２４０９’
からＹ ＝ ’１０１２００００’を減算した結果に符
号をつけた値’９００８２４０ Ｃ’ がレジスタＡに
入る。
ステップ■では、Ｈ＝０．Ｓ＝１．、線１０＝０であり
、第４図に従って、Ｈ＝Ｏ，Ｓ＝０．Ｍ＝０．及び Ｘ
＋Ｙを演算する。即ち、左端に９をうめ込んだ Ｘ ＝
’９９００Ｂ２４０’とＹ ＝ ’１０１２００００
’を加算した結果の最右端に符号を埋め込んだ値’０９
１２８２４Ｃ’ がレジスタＡに入る。
、第４図に従って、Ｈ＝Ｏ，Ｓ＝０．Ｍ＝０．及び Ｘ
＋Ｙを演算する。即ち、左端に９をうめ込んだ Ｘ ＝
’９９００Ｂ２４０’とＹ ＝ ’１０１２００００
’を加算した結果の最右端に符号を埋め込んだ値’０９
１２８２４Ｃ’ がレジスタＡに入る。
ここでレジスタＡに１０１２ Ｘ ９０２ ＝ ９１２
８２４ を得るとかできる。なお、乗算の終了は、前記
符号も含めた乗数の有効桁数回だけＨ＝０とした所、本
例では、ステップＩを除く■〜■のステップでＨ＝０と
しており、ステップＶが４回目であることをもって乗算
終了する。
８２４ を得るとかできる。なお、乗算の終了は、前記
符号も含めた乗数の有効桁数回だけＨ＝０とした所、本
例では、ステップＩを除く■〜■のステップでＨ＝０と
しており、ステップＶが４回目であることをもって乗算
終了する。
このように、本発明においては、乗数の有効桁を符号ま
で含めて調べること、及び、毎回加減算結果に符号を付
加することにより、最後のステップでレジスタＡに得ら
れた結果は所望の符号付き演算結果’０９１２８２４Ｃ
’ となっており、従来必要だったレジスタ間に渡る積
の合成や符号付けを行う、後処理のステップを省略でき
る。
で含めて調べること、及び、毎回加減算結果に符号を付
加することにより、最後のステップでレジスタＡに得ら
れた結果は所望の符号付き演算結果’０９１２８２４Ｃ
’ となっており、従来必要だったレジスタ間に渡る積
の合成や符号付けを行う、後処理のステップを省略でき
る。
なお１本実施例では１乗数と中間積を同一のレジスタに
格納したが、必ずしも、同一である必要はなく、別々の
レジスタに納めても構わないことは言うまでもない。ま
た、別々のレジスタに格納することで、乗数の切り出し
、デコードと加減算とを分離でき、本例では同一サイク
ルで行っていたこれらの処理を、別のす、イクルで行い
、ゲート遅れ時間などを緩和する方法も容易に類推され
る。
格納したが、必ずしも、同一である必要はなく、別々の
レジスタに納めても構わないことは言うまでもない。ま
た、別々のレジスタに格納することで、乗数の切り出し
、デコードと加減算とを分離でき、本例では同一サイク
ルで行っていたこれらの処理を、別のす、イクルで行い
、ゲート遅れ時間などを緩和する方法も容易に類推され
る。
以上説明したように、本発明によれば、１０進乗算方式
において、乗数の各桁の値に従って被乗数を加減算する
処理と、次桁の演算のための桁シフト処理とを一連の動
作で行え、かつ、中間積と乗数を同一のレジスタに納め
ることができるため、複数のレジスタを合成する後処理
が省略できるので、演算ループを高速化するとともに、
後処理も高速化することが可能である。
において、乗数の各桁の値に従って被乗数を加減算する
処理と、次桁の演算のための桁シフト処理とを一連の動
作で行え、かつ、中間積と乗数を同一のレジスタに納め
ることができるため、複数のレジスタを合成する後処理
が省略できるので、演算ループを高速化するとともに、
後処理も高速化することが可能である。
第１図は従来の１０進乗算方式のブロック図、第２図は
本発明の実施例を示す１０進乗算方式のブロック図、第
３図は第２図の乗算デコーダ３のブロック図、第４図は
第３薗のデコーダ２ｏの動作を説明する表、第５図は本
発明の１０進乗算方式にもとづく乗算操作を示す実例説
明図である。 Ａ、Ｂ、Ｃ，Ｄ・・・レジスタ、１・・・加減算器、２
・・・シフタ又はプリシフタ、３・・・乗数デコーダ、
４・・・ゲート、５・・・セレクタ、２１・・・フラグ
Ｈ１２２・・・第 ２ 図 第 ３ 阻 第 ４ （支） 第 Ｓ 図
本発明の実施例を示す１０進乗算方式のブロック図、第
３図は第２図の乗算デコーダ３のブロック図、第４図は
第３薗のデコーダ２ｏの動作を説明する表、第５図は本
発明の１０進乗算方式にもとづく乗算操作を示す実例説
明図である。 Ａ、Ｂ、Ｃ，Ｄ・・・レジスタ、１・・・加減算器、２
・・・シフタ又はプリシフタ、３・・・乗数デコーダ、
４・・・ゲート、５・・・セレクタ、２１・・・フラグ
Ｈ１２２・・・第 ２ 図 第 ３ 阻 第 ４ （支） 第 Ｓ 図
Claims (1)
- 【特許請求の範囲】 １、乗数から切り出した１桁の値ｎに従い、被乗数をｎ
回加算する内側ループと、桁シフトを行って乗数のＮ桁
について上記内側ループの演算をくり返す外側ループに
より構成される１０進乗算方式あるいは、上記内側ルー
プの演算に於て、ｎの値によりｎ回加算を行うか、１０
−ｎ回減算して１つ上の桁で１回余分に加算することに
より内側ループを高速化した１０進乗算方式、あるいは
、上記内側ループの演算に於て、被乗数の倍数を用いる
ことにより内側ループを高速化した１０進乗算方式に於
て、 上記内側ループの演算に、上記Ｎ桁左にシフトした被乗
数又はその倍数を加減算数として加減算に用いることを
特徴とする１０進乗算方式。 ２、前記桁数Ｎを乗数の長さでなく、符号部分も含めた
乗数のゼロでない最上位の桁により決定することを特徴
とする特許請求範囲第１項記載の１０進乗算方式。 ３、前記内側ループの演算で、上記加減算途中の中間積
を格納するレジスタＡと上記加減算数を格納するレジス
タＢとの間の加減算に於て、上記内側ループの最初の加
減算は、上記レジスタＡの内容を代数的に右に１桁シフ
トした値と上記レジスタＢとの間で行い、２回目以降の
加減算ではレジスタＡとレジスタＢとの間で行って、上
記、内側ループと外側ループとを一連の動作で実行する
ことを特徴とする特許請求範囲第１項又は第２項記載の
１０進乗算方式。 ４、前記レジスタＡに最初に乗数を格納し、演算途中で
は上記中間積と乗数の一部が混在したまま演算を行うこ
とを特徴とする特許請求範囲第１項から第３項のいずれ
か記載の１０進乗算方式。 ５、前記乗数及び被乗数は、１０進乗算命令の２つのオ
ペランドデータの大小比較により、小さい方を乗数、大
きい方を被乗数として使用することを特徴とする特許請
求範囲第１項から第４項のいずれか記載の１０進乗算方
式。 ６．前記加減算を行う加減算器の一方の入力に、入力さ
れたデータを右４ビツトシフトして、左端の４ビツトに
は’ｏ ｏ ｏ ｏ″か１００１’を生成できるプリシ
フタを設け、前桁で加算を行ったか減算を行ったかによ
り’ｏ ｏ ｏ ｏ’を生成するか１００１’を生成す
るかを決定するためのフラグを設けたことを特徴とする
特許請求範囲第１項から第５項のいずれかに記載の１０
進乗算方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246929A JPS60140429A (ja) | 1983-12-28 | 1983-12-28 | １０進乗算装置 |
| DE19843447729 DE3447729A1 (de) | 1983-12-28 | 1984-12-21 | Verfahren und vorrichtung zur dezimal-multiplikation |
| US06/686,692 US4745569A (en) | 1983-12-28 | 1984-12-27 | Decimal multiplier device and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246929A JPS60140429A (ja) | 1983-12-28 | 1983-12-28 | １０進乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140429A true JPS60140429A (ja) | 1985-07-25 |
| JPH053614B2 JPH053614B2 (ja) | 1993-01-18 |
Family
ID=17155851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246929A Granted JPS60140429A (ja) | 1983-12-28 | 1983-12-28 | １０進乗算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4745569A (ja) |
| JP (1) | JPS60140429A (ja) |
| DE (1) | DE3447729A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01293437A (ja) * | 1988-05-20 | 1989-11-27 | Hitachi Ltd | １０進乗算装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4947364A (en) * | 1985-10-23 | 1990-08-07 | Hewlett-Packard Company | Method in a computing system for performing a multiplication |
| JPH07107664B2 (ja) * | 1987-02-13 | 1995-11-15 | 日本電気株式会社 | 乗算回路 |
| FR2738365A1 (fr) * | 1987-10-23 | 1997-03-07 | Thomson Csf | Procede et circuits pour la multiplication modulo un nombre binaire n de deux nombres binaires et leurs utilisations aux calculs d'exponentiations |
| JPH07118630B2 (ja) * | 1989-06-29 | 1995-12-18 | 三菱電機株式会社 | 乗算用信号処理回路 |
| KR100389082B1 (ko) * | 1995-04-24 | 2004-09-04 | 삼성전자주식회사 | 가산기와감산기의조합을이용한승산기 |
| JP2000322235A (ja) * | 1999-05-07 | 2000-11-24 | Sony Corp | 情報処理装置 |
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| US7475104B2 (en) | 2005-02-09 | 2009-01-06 | International Business Machines Corporation | System and method for providing a double adder for decimal floating point operations |
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| JPS5127977A (ja) * | 1974-09-03 | 1976-03-09 | Takeo Kobayashi |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| GB1053686A (ja) * | 1964-07-22 | |||
| US3500026A (en) * | 1965-09-10 | 1970-03-10 | Vyzk Ustav Matemat Stroju | Multiplication apparatus utilizing either a positive or a negative multiplier wherein form conversion at each interface of the multiplying unit is unnecessary |
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| JPS5624645A (en) * | 1979-08-08 | 1981-03-09 | Hitachi Ltd | Decimal multiplication system |
| JPS58119047A (ja) * | 1982-01-11 | 1983-07-15 | Hitachi Ltd | １０進乗算又は除算装置 |
| JPS58129653A (ja) * | 1982-01-29 | 1983-08-02 | Hitachi Ltd | 乗算方式 |
| JPS6011927A (ja) * | 1983-07-01 | 1985-01-22 | Hitachi Ltd | １０進乗算装置 |
| JPS60247735A (ja) * | 1984-05-24 | 1985-12-07 | Nec Corp | １０進乗算回路 |
-
1983
- 1983-12-28 JP JP58246929A patent/JPS60140429A/ja active Granted
-
1984
- 1984-12-21 DE DE19843447729 patent/DE3447729A1/de active Granted
- 1984-12-27 US US06/686,692 patent/US4745569A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127977A (ja) * | 1974-09-03 | 1976-03-09 | Takeo Kobayashi |
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|---|---|---|---|---|
| JPH01293437A (ja) * | 1988-05-20 | 1989-11-27 | Hitachi Ltd | １０進乗算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4745569A (en) | 1988-05-17 |
| DE3447729C2 (ja) | 1989-12-21 |
| DE3447729A1 (de) | 1985-07-18 |
| JPH053614B2 (ja) | 1993-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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