JPH0736149B2 - シフトフラグ生成回路 - Google Patents
シフトフラグ生成回路Info
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- JPH0736149B2 JPH0736149B2 JP59021699A JP2169984A JPH0736149B2 JP H0736149 B2 JPH0736149 B2 JP H0736149B2 JP 59021699 A JP59021699 A JP 59021699A JP 2169984 A JP2169984 A JP 2169984A JP H0736149 B2 JPH0736149 B2 JP H0736149B2
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- JP
- Japan
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は演算器のフラグ生成方式及びその実現回路に係
り、特に、シフト命令を高速に実行するバレルシフタに
好適なフラグ生成回路に関する。
り、特に、シフト命令を高速に実行するバレルシフタに
好適なフラグ生成回路に関する。
算術シフト処理におけるオーバーフローフラグは、あた
かも１桁づつシフトして処理した時、各ステツプにおい
て符号の値が１回でも変化したら“1"となるフラグであ
る。
かも１桁づつシフトして処理した時、各ステツプにおい
て符号の値が１回でも変化したら“1"となるフラグであ
る。
従来のシフタでは、１桁シフトをカウント数だけ繰返し
て処理していたため、このオーバーフローフラグは各処
理において逐次的に検出していれば良かつた。
て処理していたため、このオーバーフローフラグは各処
理において逐次的に検出していれば良かつた。
しかし、シフト処理を高速に行うためにバレルシフタを
導入するにあたり、このオーバーフローフラグを検出す
ることが難しくなつた。
導入するにあたり、このオーバーフローフラグを検出す
ることが難しくなつた。
〔発明の目的〕 本発明の目的は、１サイクルで任意の桁シフトを行うバ
レルシフタにおいて、逐次シフトを行つた場合と同じ演
算フラグを生成して、従来の命令仕様と互換性を保つフ
ラグ生成方式及びその生成回路を提供するところにあ
る。
レルシフタにおいて、逐次シフトを行つた場合と同じ演
算フラグを生成して、従来の命令仕様と互換性を保つフ
ラグ生成方式及びその生成回路を提供するところにあ
る。
算術左シフトを行つたときのオーバーフローフラグＶ
は、 で規定されている。ここで、Diは符号付き２進入力デー
タの１桁でDmはMSB（Most Significant Bit）であり、
符号ビツトとなり“1"のとき負の数を表わす。データ長
をｎビツトとするとｍ＝ｎ−１である。また、ｒはシフ
トカウントである。
は、 で規定されている。ここで、Diは符号付き２進入力デー
タの１桁でDmはMSB（Most Significant Bit）であり、
符号ビツトとなり“1"のとき負の数を表わす。データ長
をｎビツトとするとｍ＝ｎ−１である。また、ｒはシフ
トカウントである。
式（１）を変形すると、 Ｖ＝DmDm-1＋…＋DmDm-r …………（２） となる。ここでは排他的論理和演算を示す。
すなわち、データ長ｎビットの入力をｒ桁算術左シフト
した際のオーバーフローの有無は、最上位桁からあふれ
た信号およびｒ桁算術左シフト後の最終的な符号ビット
がｒ桁算術左シフト前の符号ビットと同一か否かを判定
することにより可能となる。
した際のオーバーフローの有無は、最上位桁からあふれ
た信号およびｒ桁算術左シフト後の最終的な符号ビット
がｒ桁算術左シフト前の符号ビットと同一か否かを判定
することにより可能となる。
従って、ｒ桁算術左シフトによってデータ長ｎ（ｍ＋
１）ビットの入力データのうち、最上位桁からあふれる
信号はそれぞれ左シフト前の右からｍ番目の信号Dm、ｍ
−１番目の信号Dm-1、…ｎ−ｒ（ｍ−ｒ＋１）番目の信
号Dm-r+1となり、ｒ桁算術左シフトの最終的な符号ビッ
トは左シフト前のｎ−ｒ−１（ｍ−ｒ）番目の信号Dm-r
となり、さらにDmDm＝０であるので、ｒ桁算術左シフ
トを行った時のオーバーフローフラグＶは、信号Dm、Dm
-1、…Dm-r+1、Dm-rと信号Dmとの排他的論理和のそれぞ
れの包括的論理和となるので、式（１）もしくは式
（２）のように示されることができるものである。
１）ビットの入力データのうち、最上位桁からあふれる
信号はそれぞれ左シフト前の右からｍ番目の信号Dm、ｍ
−１番目の信号Dm-1、…ｎ−ｒ（ｍ−ｒ＋１）番目の信
号Dm-r+1となり、ｒ桁算術左シフトの最終的な符号ビッ
トは左シフト前のｎ−ｒ−１（ｍ−ｒ）番目の信号Dm-r
となり、さらにDmDm＝０であるので、ｒ桁算術左シフ
トを行った時のオーバーフローフラグＶは、信号Dm、Dm
-1、…Dm-r+1、Dm-rと信号Dmとの排他的論理和のそれぞ
れの包括的論理和となるので、式（１）もしくは式
（２）のように示されることができるものである。
DmDm＝０であるから、更に変形すると、 となる。
式（３）は、ｎ桁入力データDm…Doを（ｎ−ｒ−１）桁
だけ算術右シフト（つまり、入力データの符号Dm保存し
ながら右シフト）した結果 の各桁Dm,〜,Dm-rと入力データの符号Dmとの排他的論理
和をそれぞれ求め、その結果DmDm,〜,DmDm-rの全て
の桁の包含的論理和をとつた結果を表わしている。つま
り、上記排他的論理和の結果DmDm,〜,DmDm-rが全て
“0"であるか否かを検出すれば、算術左シフト時のオー
バーフローフラグＶが得られることがわかる。
だけ算術右シフト（つまり、入力データの符号Dm保存し
ながら右シフト）した結果 の各桁Dm,〜,Dm-rと入力データの符号Dmとの排他的論理
和をそれぞれ求め、その結果DmDm,〜,DmDm-rの全て
の桁の包含的論理和をとつた結果を表わしている。つま
り、上記排他的論理和の結果DmDm,〜,DmDm-rが全て
“0"であるか否かを検出すれば、算術左シフト時のオー
バーフローフラグＶが得られることがわかる。
一方、シフタとしては一般にシフトカウントｒが０から
データのビツト長ｎまで（ｒ＝０〜ｎ）のとき正しいシ
フト結果が得られるものが多い。しかし、上記の方法で
は、ｒ桁算術左シフトした時のオーバーフローフラグＶ
を求めるために、（ｎ−ｒ−１）桁の算術右シフトを行
う必要がある。つまり、ｒ＝０〜ｎであるので（ｎ−ｒ
−１）＝−１〜ｎ−１となり、（−１）桁の算術右シフ
トを行わなければならない。この操作は１桁算術左シフ
トで実現できるのが、（−１）桁の場合に限り特殊操作
を行うことになりシフタの制御を複雑にするという欠点
がある。
データのビツト長ｎまで（ｒ＝０〜ｎ）のとき正しいシ
フト結果が得られるものが多い。しかし、上記の方法で
は、ｒ桁算術左シフトした時のオーバーフローフラグＶ
を求めるために、（ｎ−ｒ−１）桁の算術右シフトを行
う必要がある。つまり、ｒ＝０〜ｎであるので（ｎ−ｒ
−１）＝−１〜ｎ−１となり、（−１）桁の算術右シフ
トを行わなければならない。この操作は１桁算術左シフ
トで実現できるのが、（−１）桁の場合に限り特殊操作
を行うことになりシフタの制御を複雑にするという欠点
がある。
そこで式（３）を、 と変形すると、 を用いて、 Ｖ＝Ｖ′＋DmDm-r ………………………（６） と表わすことができる。
ここで、式（５）は式（３）と同様に、Ｖ′が入力デー
タDm…D0を（ｎ−ｒ）桁だけ算術右シフトした結果の各
桁と入力データの符号Dmとの排他的論理和をそれぞれ求
め、その結果の全ての桁の包含的論理和をとつた結果で
あることを表わしている。
タDm…D0を（ｎ−ｒ）桁だけ算術右シフトした結果の各
桁と入力データの符号Dmとの排他的論理和をそれぞれ求
め、その結果の全ての桁の包含的論理和をとつた結果で
あることを表わしている。
また、Dm-rは入力データをｒ桁だけ算術左シフトした出
力の符号として求めることができるので、ｒ桁算術左シ
フトしたときのオーバーフローフラグＶを、このときの
出力の符号Dm-rと入力データの符号Dm及び、入力データ
を（ｎ−ｒ）桁右シフトすることにより得られる値Ｖ′
を用いて式（６）により生成することができる。
力の符号として求めることができるので、ｒ桁算術左シ
フトしたときのオーバーフローフラグＶを、このときの
出力の符号Dm-rと入力データの符号Dm及び、入力データ
を（ｎ−ｒ）桁右シフトすることにより得られる値Ｖ′
を用いて式（６）により生成することができる。
このとき、（ｎ−ｒ）はｒ＝０〜ｎのとき同様に０から
ｎまでの値となり、一般のシフタにてサポートすること
ができる。
ｎまでの値となり、一般のシフタにてサポートすること
ができる。
本願で開示される発明のうち、代表的なものの概要は下
記の通りである。
記の通りである。
すなわち、最上位（MSB）桁で符号を表示するｎ桁の入
力データ（Dm…D0）を入力とし、上記ｎ桁の入力データ
（Dm…D0）のｒ桁算術左シフト結果と上記ｎ桁の入力デ
ータ（Dm…D0）の最上位桁ビット信号（Dm）を保存した
ｎ−ｒ桁算術右シフト結果とを並列に出力するシフタ
（100、101）と、 該シフタ（100、101）による上記ｎ桁の入力データ（Dm
…D0）の上記ｒ桁算術左シフト結果出力の最上位桁ビッ
ト信号（Dm-r）と上記ｎ桁の入力データ（Dm…D0）の最
上位桁ビット信号（Dm）との排他的論理和（DmDm-r）
を出力する第１の排他的論理和回路（300:1）と、 上記シフタ（100、101）による上記ｎ桁の入力データ
（Dm…D0）の上記最上位桁ビット信号（Dm）を保存した
上記ｎ−ｒ桁算術右シフト結果（Dm…DmDmDm-1……Dm-r
+1）と上記ｎ桁の入力データ（Dm…D0）の上記最上位桁
ビット信号（Dm）との排他的論理和を各ビット毎に求
め、その結果（DmDm、…DmDm、DmDm、DmDm-1…
…DmDm-r+1）を出力する第２の排他的論理和回路（20
1:1）と、 該第２の排他的論理和回路（201:1）の各ビットの排他
的論理和出力の論理和（DmDm＋…DmDm＋DmDm＋Dm
Dm-1……DmDm-r+1）を出力する第１の論理ゲート
（201:2、３）と、 該第１の論理ゲート（201:2、３）の出力（51）と上記
第１の排他的論理和回路（300:1）の出力との論理和を
出力する第２の論理ゲート（300:4）とを具備してな
り、 該第２の論理ゲート（300:4）の論理和出力よりオーバ
ーフローフラグを得ることを特徴とする。
力データ（Dm…D0）を入力とし、上記ｎ桁の入力データ
（Dm…D0）のｒ桁算術左シフト結果と上記ｎ桁の入力デ
ータ（Dm…D0）の最上位桁ビット信号（Dm）を保存した
ｎ−ｒ桁算術右シフト結果とを並列に出力するシフタ
（100、101）と、 該シフタ（100、101）による上記ｎ桁の入力データ（Dm
…D0）の上記ｒ桁算術左シフト結果出力の最上位桁ビッ
ト信号（Dm-r）と上記ｎ桁の入力データ（Dm…D0）の最
上位桁ビット信号（Dm）との排他的論理和（DmDm-r）
を出力する第１の排他的論理和回路（300:1）と、 上記シフタ（100、101）による上記ｎ桁の入力データ
（Dm…D0）の上記最上位桁ビット信号（Dm）を保存した
上記ｎ−ｒ桁算術右シフト結果（Dm…DmDmDm-1……Dm-r
+1）と上記ｎ桁の入力データ（Dm…D0）の上記最上位桁
ビット信号（Dm）との排他的論理和を各ビット毎に求
め、その結果（DmDm、…DmDm、DmDm、DmDm-1…
…DmDm-r+1）を出力する第２の排他的論理和回路（20
1:1）と、 該第２の排他的論理和回路（201:1）の各ビットの排他
的論理和出力の論理和（DmDm＋…DmDm＋DmDm＋Dm
Dm-1……DmDm-r+1）を出力する第１の論理ゲート
（201:2、３）と、 該第１の論理ゲート（201:2、３）の出力（51）と上記
第１の排他的論理和回路（300:1）の出力との論理和を
出力する第２の論理ゲート（300:4）とを具備してな
り、 該第２の論理ゲート（300:4）の論理和出力よりオーバ
ーフローフラグを得ることを特徴とする。
本発明のかかる代表的な構成によれば、シフタ（100、1
01）の出力（30、31）からｎ桁の入力データ（Dm…D0）
のｒ桁算術左シフト結果出力とｎ−ｒ桁算術右シフト結
果（Dm……DmDmDm-1……Dm-r+1）とが並列に同時に生成
されることができるので、１回のシフト動作によりこれ
らのシフト結果を用いてオーバーフローフラグを１サイ
クルで得ることができると言う顕著な作用・効果を奏す
る。
01）の出力（30、31）からｎ桁の入力データ（Dm…D0）
のｒ桁算術左シフト結果出力とｎ−ｒ桁算術右シフト結
果（Dm……DmDmDm-1……Dm-r+1）とが並列に同時に生成
されることができるので、１回のシフト動作によりこれ
らのシフト結果を用いてオーバーフローフラグを１サイ
クルで得ることができると言う顕著な作用・効果を奏す
る。
本発明のその他の特徴は、以下の実施例から明らかとな
ろう。
ろう。
以下、本発明の一実施例を図を用いて説明する。第１図
は、算術左シフトを行うときのバレルシフタの構成図で
ある。
は、算術左シフトを行うときのバレルシフタの構成図で
ある。
バレルシフタ100は入力データ10に対してｒ桁算術左シ
フト指示20によりシフト結果30及びシフト時のこぼれ40
を出力する。ゼロ検出器200はシフト結果30を入力して
ゼロフラグ50を出力する。以上のようにして、シフト結
果30、シフトこぼれ40、及びゼロフラグ50を生成してい
る。
フト指示20によりシフト結果30及びシフト時のこぼれ40
を出力する。ゼロ検出器200はシフト結果30を入力して
ゼロフラグ50を出力する。以上のようにして、シフト結
果30、シフトこぼれ40、及びゼロフラグ50を生成してい
る。
次に、オーバーフローフラグの生成について説明する。
バレルシフタ101は入力データ10に対して（ｎ−ｒ）桁
算術右シフト指示21によりシフト結果31及びシフト前の
入力データの符号61を出力する。ゼロ検出器201はシフ
ト結果31を入力データとして入力し、符号61を制御信号
としてゼロフラグ51を出力する。
バレルシフタ101は入力データ10に対して（ｎ−ｒ）桁
算術右シフト指示21によりシフト結果31及びシフト前の
入力データの符号61を出力する。ゼロ検出器201はシフ
ト結果31を入力データとして入力し、符号61を制御信号
としてゼロフラグ51を出力する。
ここで、上記ゼロ検出器200は、第２図のように構成さ
れており、制御信号210が０及び１のときそれぞれ入力
データ220のall“0"及びall“1"を検出して線50に出力
する。つまり、入力データ220のうち制御信号210と異な
るものが１ビツトでも存在すると、出力線50が１にな
り、それを検出できる。第１図のゼロ検出器200では制
御入力210を“0"に固定することにより、シフト結果30
のすべての桁が“0"であることを示すゼロフラグ50を生
成している。またオーバーフローフラグ生成のためのゼ
ロ検出器201では制御信号210としてシフト入力データ10
の符号61を入力することにより、シフト結果31の各桁と
符号61が全て等しいか否かを検出することができる。
れており、制御信号210が０及び１のときそれぞれ入力
データ220のall“0"及びall“1"を検出して線50に出力
する。つまり、入力データ220のうち制御信号210と異な
るものが１ビツトでも存在すると、出力線50が１にな
り、それを検出できる。第１図のゼロ検出器200では制
御入力210を“0"に固定することにより、シフト結果30
のすべての桁が“0"であることを示すゼロフラグ50を生
成している。またオーバーフローフラグ生成のためのゼ
ロ検出器201では制御信号210としてシフト入力データ10
の符号61を入力することにより、シフト結果31の各桁と
符号61が全て等しいか否かを検出することができる。
つまり、ｎ桁の入力データ10をDmDm-1…Do（ｍ＝ｎ−
１）と表わすと（ｎ−ｒ）桁算術右シフトした結果31は となる。したがつて、オーバーフローフラグ生成のため
のゼロ検出器201の出力Ｖ′31は、 と表わされる。
１）と表わすと（ｎ−ｒ）桁算術右シフトした結果31は となる。したがつて、オーバーフローフラグ生成のため
のゼロ検出器201の出力Ｖ′31は、 と表わされる。
算術左シフト時のオーバーフローフラグＶは、式（６）
より、 Ｖ＝Ｖ′＋DmDm-r ………………（６） と同じで求められる。ここで、Dmは入力データの符号61
であり、Dm-rは左シフト結果30のMSBつまり符号32であ
る。式（６）の論理を実現する部分が第１図のオーバー
フローフラグ生成器300であり、オーバーフローフラグ7
0を出力する。また、その論理図を第３図に示す。
より、 Ｖ＝Ｖ′＋DmDm-r ………………（６） と同じで求められる。ここで、Dmは入力データの符号61
であり、Dm-rは左シフト結果30のMSBつまり符号32であ
る。式（６）の論理を実現する部分が第１図のオーバー
フローフラグ生成器300であり、オーバーフローフラグ7
0を出力する。また、その論理図を第３図に示す。
以上第１図のバレルシフタ構成図において、算術右シフ
トを行うバレルシフタ101及びゼロ検出器201は、それぞ
れバレルシフタ100とゼロ検出器200と同じ構成をしてお
り、シフト処理を２サイクルに分けて行えば、バレルシ
フタ100及びゼロ検出器200で代用することができハード
ウエアとしては不用となる。したがつて、オーバーフロ
ーフラグを生成するためには、その生成器300だけを持
つだけ良く、ハードウエア量の追加が少なくてすむとい
う効果がある。
トを行うバレルシフタ101及びゼロ検出器201は、それぞ
れバレルシフタ100とゼロ検出器200と同じ構成をしてお
り、シフト処理を２サイクルに分けて行えば、バレルシ
フタ100及びゼロ検出器200で代用することができハード
ウエアとしては不用となる。したがつて、オーバーフロ
ーフラグを生成するためには、その生成器300だけを持
つだけ良く、ハードウエア量の追加が少なくてすむとい
う効果がある。
第４図に、上記の実施例と比較される参考例におけるバ
レルシフタの動作を、（ａ）１サイクル目と（２）２サ
イクル目に分けて示す。先ず、（ａ）１サイクル目に入
力データ10を（ｎ−ｒ）桁算術右シフトした結果と入力
データの符号61との排他的論理和をそれぞれ求め、その
各桁が全てゼロであるか否かを検出し（信号線51）、こ
の結果を次のサイクルまで保持するフリツプフロツプ40
0へラツチする。（ｂ）２サイクル目には、本来のｒ桁
算術左シフトを行い、シフト結果30、こぼれ40、ゼロフ
ラグ50を出力する。このとき、入力データの符号61とシ
フト結果の符号32と１サイクル目に求めフリツプフロツ
プ400に保持しておいた値51を用いてオーバーフローフ
ラグ70を生成することができる。
レルシフタの動作を、（ａ）１サイクル目と（２）２サ
イクル目に分けて示す。先ず、（ａ）１サイクル目に入
力データ10を（ｎ−ｒ）桁算術右シフトした結果と入力
データの符号61との排他的論理和をそれぞれ求め、その
各桁が全てゼロであるか否かを検出し（信号線51）、こ
の結果を次のサイクルまで保持するフリツプフロツプ40
0へラツチする。（ｂ）２サイクル目には、本来のｒ桁
算術左シフトを行い、シフト結果30、こぼれ40、ゼロフ
ラグ50を出力する。このとき、入力データの符号61とシ
フト結果の符号32と１サイクル目に求めフリツプフロツ
プ400に保持しておいた値51を用いてオーバーフローフ
ラグ70を生成することができる。
したがつて、第４図の本参考例によれば、ハードウエア
量の少ないオーバーフローフラグ生成器300とフリツプ
フロツプ400を追加し、データのall“0"もしくはall
“1"を検出することのできるゼロ検出器200を用い、バ
レルシフタ自身を使つて（ｎ−ｒ）桁算術右シフトをあ
らかじめ行うことにより、ｒ桁算術左シフト時のオーバ
ーフローフラグ70を容易に生成することができ、シフタ
のハードウエア量が少ないと言う利点があるが、オーバ
ーフローフラグの出力に２サイクルを必要とすると言う
欠点がある。
量の少ないオーバーフローフラグ生成器300とフリツプ
フロツプ400を追加し、データのall“0"もしくはall
“1"を検出することのできるゼロ検出器200を用い、バ
レルシフタ自身を使つて（ｎ−ｒ）桁算術右シフトをあ
らかじめ行うことにより、ｒ桁算術左シフト時のオーバ
ーフローフラグ70を容易に生成することができ、シフタ
のハードウエア量が少ないと言う利点があるが、オーバ
ーフローフラグの出力に２サイクルを必要とすると言う
欠点がある。
本発明によれば、１サイクルで任意の桁シフトを行うバ
レルシフタにおいて、逐次シフトを行つた場合と同じ演
算フラグを生成できるので、従来の命令仕様と互換性を
保ちながら処理を高速に実行できる効果がある。
レルシフタにおいて、逐次シフトを行つた場合と同じ演
算フラグを生成できるので、従来の命令仕様と互換性を
保ちながら処理を高速に実行できる効果がある。
第１図は本発明の実施例によるバレルシフタの構成ブロ
ツク図、第２図はゼロ検出器の論理図、第３図はオーバ
ーフローフラグ生成器の論理図、第４図は本発明の実施
例と比較される参考例による算術左シフトのオーバーフ
ローフラグを生成するときのバレルシフタの動作説明図
である。 100,101……バレルシフタ、200,201……ゼロ検出器、30
0……オーバーフローフラグ生成器、１……排他的論理
和ゲート、２……反転器、３……NANDゲート、４……OR
ゲート、400……フリツプフロツプ。
ツク図、第２図はゼロ検出器の論理図、第３図はオーバ
ーフローフラグ生成器の論理図、第４図は本発明の実施
例と比較される参考例による算術左シフトのオーバーフ
ローフラグを生成するときのバレルシフタの動作説明図
である。 100,101……バレルシフタ、200,201……ゼロ検出器、30
0……オーバーフローフラグ生成器、１……排他的論理
和ゲート、２……反転器、３……NANDゲート、４……OR
ゲート、400……フリツプフロツプ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 哲彦 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭49−91146（ＪＰ，Ａ) 特開 昭57−50049（ＪＰ，Ａ) 特開 昭58−142438（ＪＰ，Ａ)
Claims (1)
- 【請求項１】最上位桁で符号を表示するｎ桁の入力デー
タを入力とし、上記ｎ桁の入力データのｒ桁算術左シフ
ト結果と上記ｎ桁の入力データの最上位桁ビット信号を
保存したｎ−ｒ桁算術右シフト結果とを並列に出力する
シフタと、 該シフタによる上記ｎ桁の入力データの上記ｒ桁算術左
シフト結果出力の最上位桁ビット信号と上記ｎ桁の入力
データの最上位桁ビット信号との排他的論理和を出力す
る第１の排他的論理和回路と、 上記シフタによる上記ｎ桁の入力データの上記最上位桁
ビット信号を保存した上記ｎ−ｒ桁算術右シフト結果と
上記ｎ桁の入力データの上記最上位桁ビット信号との排
他的論理和を各ビット毎に求め、その結果を出力する第
２の排他的論理和回路と、 該第２の排他的論理和回路の各ビットの排他的論理和出
力の論理和を出力する第１の論理ゲートと、 該第１の論理ゲートの出力と上記第１の排他的論理和回
路の出力との論理和を出力する第２の論理ゲートとを具
備してなり、 該第２の論理ゲートの論理和出力よりオーバーフローフ
ラグを得ることを特徴とするシフトフラグ生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021699A JPH0736149B2 (ja) | 1984-02-10 | 1984-02-10 | シフトフラグ生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021699A JPH0736149B2 (ja) | 1984-02-10 | 1984-02-10 | シフトフラグ生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60167030A JPS60167030A (ja) | 1985-08-30 |
| JPH0736149B2 true JPH0736149B2 (ja) | 1995-04-19 |
Family
ID=12062312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59021699A Expired - Lifetime JPH0736149B2 (ja) | 1984-02-10 | 1984-02-10 | シフトフラグ生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736149B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398729A (ja) * | 1986-10-15 | 1988-04-30 | Fujitsu Ltd | バレルシフタ |
| JPS6421531A (en) * | 1987-07-16 | 1989-01-24 | Fujitsu Ltd | Barrel shifter circuit |
| DE4304198A1 (de) * | 1993-02-12 | 1994-08-18 | Itt Ind Gmbh Deutsche | Verfahren zur Beschleunigung der Datenverarbeitung eines Signalprozessors |
| US6292814B1 (en) | 1998-06-26 | 2001-09-18 | Hitachi America, Ltd. | Methods and apparatus for implementing a sign function |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533102B2 (ja) * | 1972-12-29 | 1980-08-28 | ||
| JPS5750049A (en) * | 1980-09-09 | 1982-03-24 | Toshiba Corp | Shifting circuit |
-
1984
- 1984-02-10 JP JP59021699A patent/JPH0736149B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60167030A (ja) | 1985-08-30 |
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