JPS62111362A - Data processor - Google Patents

Abstract

PURPOSE:To improve processing speed and to reduce the number of steps by executing processing for adding/subtracting a binary number having a n-bit code to/form data exceeding (n) bits only by one step. CONSTITUTION:The address of a starting point is stored in a register (EAR) 2 provided with an incrementer/decrementer and a register (AR) 1 so that the EAR 2 indicates upper two bits. Two complement numbers, that is a number to be added at the time of addition and a number to be subtracted at the time of subtraction are stored in a general register (GR) groups 3. The contents of the AR1 and GR3 are inputted to the registers 5, 6 and added to each other by an arithmetic unit (ALU) 4 and the added result is stored in the AR1. When the contents of the GR3 is a positive number, i.e. MSB=0, '1' is added to the EAR 2 by a signal forming circuit 9 if the carry of the ALU 4 is '1'. When the contents of the GR3 is a negative value, i.e. the MSB is '1', '1' is subtracted from the contents of the EAR 2 if the carry is '0'. Thus, the addition/subtraction can be completed only by one step.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビットマツプメモリに格納された画１゛宋デ
ータの処理におけるデータ処理装置に関するものである
。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a data processing apparatus for processing image data stored in a bitmap memory.

従来の技術 最近、オフィス情報機器に高速なイメージ編集機能が要
求されてきている。イメージ情報は一次元のメモリに二
次元の空間を開設し、この空間の一部に格納され処理さ
れる。第５図は、横と縦の大きさがそれぞれＸとｙであ
るイメージを横幅Ｗ語（１６ビツト／語）の空間に格納
した例である。BACKGROUND OF THE INVENTION Recently, office information equipment has been required to have high-speed image editing functions. Image information opens a two-dimensional space in a one-dimensional memory, and is stored and processed in a part of this space. FIG. 5 shows an example in which an image whose horizontal and vertical dimensions are X and y, respectively, is stored in a space with a width of W words (16 bits/word).

第５図で、１は二次元化されたメモリ、２は格納された
イメージである。ａ　−％−ｅはそれぞれが１語（１６
ビツト）である。ｌの横幅は、Ｗ語となり。In FIG. 5, 1 is a two-dimensional memory, and 2 is a stored image. a -%-e each has one word (16
bit). The width of l is W word.

オ１行目のアドレスがｎであれば、２行目のアドレスは
ｎ−）−ｗ、ｍ行目はｎ十ｍｗとなる。すなわち、ｂか
らＣへ移るには、Ｗを加算すればよく、逆にｌ〕からＣ
へ移るにはＷを減算すればよい。If the address in the first line is n, the address in the second line is n-)-w, and the address in the m-th line is n0mw. In other words, to move from b to C, you only need to add W, and conversely, from l] to C
To move to , just subtract W.

イメージ情報は解像度が増すにつれ膨大な量となる。例
えば、１語当り１６本の解像度の場合、Ａ、１文書１枚
で約１メガ語のメモリを必要とする。As the resolution increases, the amount of image information becomes enormous. For example, in the case of a resolution of 16 lines per word, A, one document requires approximately 1 megaword of memory.

１６ビツトで表現し得る整数値は６５５３５であるから
、大容量のメモリを処理する場合のアドレスは、１６ビ
ツト単位のアクセスとすれば２０ビツト以上必要である
。Since the integer value that can be expressed in 16 bits is 65535, the address when processing a large capacity memory requires 20 bits or more if access is performed in units of 16 bits.

第６図は、２４ビツトのアドレスレジスタと４ヒツトの
ビットポジションレジスタを備えた場合のメモリの１点
の指示方法を説明するためのものである。ＥＡ１％６０
’ｌは８ビツト、ＡＲ６０２は１６ヒノト、ＢＰＲ６０
３は４ビツトのレジスタでありＥＡＲ６０１とＡＲ６０
２とで２４ビツトアドレスを構成し、１６メガ語のメモ
リ４の中の１語ａを指示し、ａの中の任意の１ビツト６
０５をＢＰＲ６０３で指示する。第５図で説明した行の
移動は、Ｂ　Ｐ　Ｉ（。FIG. 6 is for explaining a method for specifying one point in the memory when a 24-bit address register and a 4-bit bit position register are provided. EA1%60
'l is 8 bits, AR602 is 16 bits, BPR60
3 is a 4-bit register, EAR601 and AR60.
2 constitutes a 24-bit address, points to one word a in the 16 megaword memory 4, and any one bit in a 6
05 using BPR603. The row movement explained in FIG. 5 is performed using B P I (.

６０３の内容は変化しないため、ＥＡＲ６０１とＡＲ６
０２を連結した２４ビツトに横幅Ｗを加減算することで
達成する。Since the contents of 603 do not change, EAR601 and AR6
This is achieved by adding and subtracting the width W to 24 bits concatenated with 02.

牙７図は、第６図のレノスフを備えた従来方式の１６ヒ
ノトのテーク処理装置のブロック図である。　７０１は
Ａｌｌ、、７０２はＪ号Ａｌｌ、、　７０３は汎用レジ
スタ（ＧＩｔ）テあり、説明の都合上、ＢＰＲ，６０３
はこのブロックに割り当てられているとする。FIG. 7 is a block diagram of a conventional 16-hinoto take processing device equipped with the renovator shown in FIG. 701 is All, 702 is J No. All, 703 is a general purpose register (GIt), and for convenience of explanation, BPR, 603
is assigned to this block.

７０４は演算器（ＡＬＵ）であり、あるタイミングでレ
ジスタ７０５と７０６に格納された１６ビツトのデータ
間で算術演算・論理演算等を行なう。４１は演算結果を
反映するフラグ信号である。７０７はマイクロプロクラ
ム制御ブロック（ＭＰＣ）であり、マイクロプログラム
メモリやマイクロ命令のデコーダ、各種タイミンク発生
部がある。このデータ処理装置は、Ａハス８０と１３ハ
ス８１の２つの内部バスをもっており、１マシンザイク
ロで２つのレジスタの内容を読み出してレジスタ７０５
と７０６へ転送し、ＡＬＵ７０４にて演算することが可
能になっている。An arithmetic unit (ALU) 704 performs arithmetic operations, logical operations, etc. between 16-bit data stored in registers 705 and 706 at a certain timing. 41 is a flag signal reflecting the calculation result. A microprogram control block (MPC) 707 includes a microprogram memory, a microinstruction decoder, and various timing generators. This data processing device has two internal buses, A bus 80 and 13 bus 81, and reads the contents of two registers with one machine processor.
It is possible to transfer the data to the ALU 706 and perform calculations in the ALU 704.

オフ図のデータ処理装置の動作を第８図のタイミングチ
ャートを用いて説明する。The operation of the off-diagram data processing device will be explained using the timing chart of FIG.

第８図において、Ｔ１〜Ｔ　４は４相のクロックを表し
、このクロックにより各部が制御される。In FIG. 8, T1 to T4 represent four-phase clocks, and each part is controlled by this clock.

１マンンサイクルはＴ１〜Ｔ４までであり、７ｏＩＡ　
ＲにＷを加算して結果を１％７０１に格納するという動
作は１マシンサイクルで実行する。One man cycle is from T1 to T4, and 7oIA
The operation of adding W to R and storing the result in 1% 701 is executed in one machine cycle.

以下上記動作について説明する。The above operation will be explained below.

ａは、マイクロ命令レジスタ（Ｍ　ｉ　Ｒ）の内容を表
し、Ｔ　Ｉの前縁で更新される。オｎサイクルにおいて
は、ＡＲ７０１とＷを加算する命令（ＡＤＤ）が格納さ
れているものとする。ＭｉＲの出力は〜１ＰＣ７０７の
中のデコーダに供給され、ｂのＡＤＤ信号がデコートさ
れ、Ｔ３の前縁で定まりラッチされる。内部ハス８０．
８１には、それぞれ被加数であるＡＲ７０１の内容と加
数であるＷが出力される。内部バスの情報は、Ｔ３でレ
ジスタ７０５と７０６に格納され、同時にＡＬ［Ｊ７０
４にて加算が始められｅのような出力状態になる。なお
、第８図において斜視部は値が不定であることを示す。a represents the contents of the microinstruction register (M i R) and is updated on the leading edge of T I. In the on-n cycle, it is assumed that an instruction (ADD) to add AR701 and W is stored. The output of MiR is fed to the decoder in ~1PC707, and the ADD signal of b is decoded and latched at the leading edge of T3. Internal lotus 80.
81, the contents of AR701, which is an augend, and W, which is an addend, are outputted. Internal bus information is stored in registers 705 and 706 at T3, and at the same time AL[J70
Addition is started at 4 and the output state is as shown in e. Note that in FIG. 8, the oblique portion indicates that the value is indefinite.

即ち、ＡＬ［Ｊの出力は、′１゛４の後縁には定まって
いることになる。また、ＡＲ７０１が結果格納場所とな
るため、ＡＲ７０１へ格納することを許可する信号Ｉ−
・Ｉ）Ａｌ（、信号が（「）のように′ｒ３て１になる
。That is, the output of AL[J is determined at the trailing edge of '1'4. Also, since the AR701 is the storage location for the results, a signal I-
・I) Al(, the signal becomes 1 as shown in ('') by 'r3.

レノスフへの格納は、Ｌ　Ｄ　Ａ、　ｒ（、と′Ｉ″Ｉ
との論理積をとった信号で達成し、ｇのようにＴ１でＡ
Ｒ７０１は更新される。このように、通常の命令は、■
マシンサイクルで実行することができる。第４図のデー
タ処理装置では、１７ンンサイクルでＡＬＵ７０４で処
理できるビット幅を超えるデータを処理する場合は、２
マシンサイクル以上必要となる。The storage in Lenosf is L D A, r(, and ′I″I
This is achieved with a signal that is logically ANDed with
R701 is updated. In this way, a normal instruction is ■
Can be executed in machine cycles. In the data processing device shown in FIG. 4, when processing data exceeding the bit width that can be processed by the ALU 704 in 17 cycles,
More than machine cycles are required.

以上のようなタイミンクで加算等が実行されるが、次に
、オフ図のデータ処理装置で第５図のイメージ２を処理
する場合を、第９図を用いて説明する。Additions and the like are executed at the timings described above.Next, the case where image 2 in FIG. 5 is processed by the off-diagram data processing device will be described using FIG. 9.

之・９図は、第５図のイメージ２を、ｂからｄの方向へ
１行ずつ処理する場合と、ｄからｂの方向へ１行ずつ処
理する場合のプロクラムの流れを示す図である。まず最
初に処理１０て始点を判断しｂとｄて処理を変える。ｂ
の場合、処理２０て１ｕｌｌ、トＡＩ（、ｌこｂのアド
レスを設定する。　この時Ｂ門信こは前もって適当な値
が格納されているものとする。（以降の説明でもＢＰ　
１．（、については同様である。） 始点がｄの場合、処理２１でＥＡＲ，ＡＲにｄのアドレ
スを設定する。次ｌこ処理３０．３１で１行の処理を行
ない、処理４０．４１で次に処理する行へ移動するため
、処理４０では、ＡＲに横幅Ｗを加え、処理４１ではＡ
ＲからＷを減する。処理５０゜５１で演算結果のキャリ
ーを判断し、始点がｂの場合、キャリーが１であれば処
理６０でＥＡＲに１を加える。始点がｄの場合、キャリ
ーが０であれば処理６１でＥＡＲから１を減する。次に
処理７０゜７１でＹ行の処理を終了したかを判定し、終
了していなければ次の行の処理のため、処理３０．３１
に戻る。終了していれば処理を終える。FIG. 9 is a diagram showing the program flow when image 2 in FIG. 5 is processed line by line in the direction from b to d and in case it is processed line by line in the direction from d to b. First, the starting point is determined in process 10, and the processes are changed in steps b and d. b
In this case, in step 20, the addresses of 1ull, tAI(, and 1b) are set. At this time, it is assumed that an appropriate value has been stored in advance for BP.
1. (The same applies to .) If the starting point is d, the address of d is set in EAR and AR in step 21. In order to process one line in next process 30.31 and move to the next line to be processed in process 40.41, in process 40, width W is added to AR, and in process 41, A
Subtract W from R. In steps 50 and 51, the carry of the operation result is determined, and if the starting point is b and the carry is 1, 1 is added to EAR in step 60. When the starting point is d, if the carry is 0, 1 is subtracted from EAR in process 61. Next, in steps 70 and 71, it is determined whether the processing of row Y has been completed, and if it has not been completed, processing of the next row is performed in steps 30 and 31.
Return to If it has finished, the process ends.

発明が解決しようとする問題点 しかし以上のような構成では、処理の始点が変化する場
合、高速処理をするために２つのループを必要とし、し
かも１語を超えるデータの加減算を行なうために、処理
４０〜６０と処理４１〜６１のステップを必要とし、プ
ログラム全体の容量が大きいだけでなく、処理の最小ル
ープも長いという問題を何していた。Problems to be Solved by the Invention However, with the above configuration, when the starting point of processing changes, two loops are required for high-speed processing, and furthermore, in order to perform addition and subtraction of data exceeding one word, This solves the problem that steps 40 to 60 and 41 to 61 are required, and not only the capacity of the entire program is large, but also the minimum processing loop is long.

本発明は、上記問題を解決するもので、１語を超えるデ
ータの加減算を１ステツプで行なうことにより、最小ル
ープを短くし、プログラム全体の容量を小さくするもの
である。The present invention solves the above problem by adding and subtracting data exceeding one word in one step, thereby shortening the minimum loop and reducing the capacity of the entire program.

問題点を解決するための手段 本発明は上記問題を解決するため、第２の情報保持手段
（ＥＡ）Ｌ）にインクリメンタ／デククメン　゛りを付
加し、ＡＲを加算又は減算する命令のデコード情報と演
算器からのキャリー情報とＢバスの１ＶＩＳＢ（加数あ
るいは減数の１Ｖ１ｓＢであり符号付二進数の符号ビッ
トを示す。）とから、インクリメンタ／デクリメンタの
動作モードとその結果でＥＡＩ％を更新するか否かを決
める情報を生成する手段を追加することにより、上記目
的を達成するものである。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention adds an incrementer/decrementer to the second information holding means (EA), and decodes the decode information of the instruction to add or subtract AR. EAI% is updated based on the incrementer/decrementer operation mode and its result from the carry information from the arithmetic unit and 1VISB of the B bus (1V1sB of the addend or subtraction, indicating the sign bit of the signed binary number). The above objective is achieved by adding means for generating information for determining whether or not to do so.

作　　　　用 本発明は上記構成により、ｎビットを超えるデータにｎ
ビットの符号付２進数を加減算する処理を１ステツプで
実行し、処理速度の向上と共にステップ数の削減を計る
ようにしたものである。Effect: With the above configuration, the present invention allows data exceeding n bits to be
The process of adding and subtracting signed binary numbers of bits is executed in one step, thereby improving the processing speed and reducing the number of steps.

実施例 第１図は本発明の一実施例におけるデータ処理装置のブ
ロック図である。Embodiment FIG. 1 is a block diagram of a data processing apparatus in an embodiment of the present invention.

第１図において、１はレジスタ（ＡＲ）、２はインクリ
メンタ／デクリメンタを付加したレジスタ（ＩＩＵ％）
、　３はＢＰＲの割り当てられている汎用レジスタ群、
４はＡＬＵ、４１はＡＬＵ４の演算結果を反夾するステ
ータス情報、５と６はＡＬＵ４で演算するデータを保持
するレジスタ、７はデコーダを含むマイクロプログラム
制御部（ＭＰＣ）である。７１はマイクロ命令のデコー
ド信号で、この場合、ＡＲｔを加算又は減算する信号で
ある。In Figure 1, 1 is a register (AR), 2 is a register with an incrementer/decrementer (IIU%)
, 3 is a group of general-purpose registers assigned to BPR,
4 is an ALU, 41 is status information that reflects the calculation results of the ALU 4, 5 and 6 are registers that hold data to be calculated by the ALU 4, and 7 is a microprogram control unit (MPC) including a decoder. 71 is a microinstruction decode signal, which in this case is a signal for adding or subtracting ARt.

８０と８１はそれぞれＡバスとＢバスで、加減算の場合
Ｂバスのデータが加数および減数となる。80 and 81 are the A bus and B bus, respectively, and in the case of addition and subtraction, the data on the B bus becomes the addend and subtraction.

９はデコーダからの信号（加算の時ＡＩ）ｌ）ＡＲ１減
算の時８ｔＪ１３ＡＲ）７１と、ＡＬＵ４からのステー
タス情報（ここではキャリー）４１と、Ｂバス上のデー
タのＭＳＢ（符号付二進数の符号情報）８２とから、イ
ンクリメンタ／デクリメンタの動作モードと、ＥＡｒＬ
２のデータをインクリメンタ／チクＩＪ　メンタの演算
結果で更新するか否かを決定する信号９１を生成する回
路（ＣＯＮｔＪである。9 is the signal from the decoder (AI for addition) (1) AR1 (8t for subtraction) information) 82, the operation mode of the incrementer/decrementer, and the EArL
A circuit (CONtJ) that generates a signal 91 that determines whether or not to update the data of No. 2 with the calculation result of the incrementer/chik IJ mentor.

２・２図は、第１図のＥＥＡＩＬ２をさらに詳細に説明
するブロック図である。FIG. 2.2 is a block diagram illustrating EEAIL2 in FIG. 1 in further detail.

第２図において、２１はＥＡＲ２の値を保持しているレ
ジスタ、２２はその内容を第１図のＣ０ＮＴ９からの信
号により＋１又は−１の動作を行うインクリメンタ／デ
クリメンタである。２３はＥＡＲ２へ供給するデータを
選択するセレクタである。In FIG. 2, 21 is a register that holds the value of EAR2, and 22 is an incrementer/decrementer that increments its contents by +1 or -1 according to a signal from C0NT9 in FIG. 23 is a selector for selecting data to be supplied to EAR2.

ＬＤＩ；ＡＩ”（は第１図の〜ＩＰＣ７の出力であり、
ＬＤＩ；Ａｔ％力月の時はＡＢＳから、ＩＤＥＡ１’Ｊ
ｔ第１　図（７）ＣＯＮＴ９からの信号の１つであり、
ＩＤＥＡＲが１の時は２２の出力を選択しＥＡＲに供給
する。ＥＡＲ２はＬＤＩＣＡＩ（とＩＤＥＡＲがどちら
も１でない時は、データを更新しないようになっている
。インクリメンタ／デクリメンタ２２は、ＡＤＤＡＩ（
がＩの場合インクリメント（Ｅ／ｌ＋１）を、０の場合
デクリメント（［ＡＲ，−１）を実行する。インクリメ
ンタ／デクリメンタは、＋ｒ又は−１の回路のみである
ため、ＡＬＵ４より小規模となる。演算におけるケート
遅延はリップルキャリ一方式を用いても１ビツト１段で
あるから、本実施例では８ビツトのため８段となり、演
算速においても、ＡＬＵ４より速くすることができる。LDI;AI” (is the output of ~IPC7 in Figure 1,
LDI; At% power month, from ABS, IDEA1'J
tFigure 1 (7) One of the signals from CONT9,
When IDEAR is 1, output 22 is selected and supplied to EAR. EAR2 does not update data when both LDICAI (and IDEAR are not 1). Incrementer/decrementer 22 uses ADDAI (
When is I, increment (E/l+1) is performed, and when is 0, decrement ([AR, -1) is performed. Since the incrementer/decrementer is only a +r or -1 circuit, it is smaller than the ALU4. Since the gate delay in calculation is one stage per bit even if one ripple carry type is used, in this embodiment there are 8 stages for 8 bits, and the calculation speed can also be faster than that of ALU4.

ＡＤＤＡＥ３Ｊ、　ＩＤＥ、ｌ、は次の条件の時１とな
る。ADDAE3J, IDE,l, becomes 1 under the following conditions.

Ａｌ）ＤＡＢは、 （１）ＡＲに加算する命令で、かつ、加数が正数の時。Al) DAB is (1) When the instruction adds to AR and the addend is a positive number.

ＩＤＥＡｆＬは、 （２）　　ＡＲＩに加算する命令で、かつ、加数が正数
で、かつ、キャリーが１の時、そして、（３１ＡｋＬ＋
に加算する命令で、かつ、加数が負数で、かつ、キャリ
ーが０の時。IDEAfL is (2) an instruction to add to ARI, and when the addend is a positive number and the carry is 1, and (31AkL+
When the instruction adds to , the addend is a negative number, and the carry is 0.

となる。（３）は、加数の２の補数をとって加算してい
る。即ち、２の補数をとる前の値を減算することと同等
である。becomes. In (3), the two's complement of the addend is taken and added. That is, this is equivalent to subtracting the value before taking the two's complement.

上記構成において、以下その動作について説明する。第
３図は、ｆ！：Ａ）１２とＡＨ１を連結した値に横幅Ｗ
を格納したレジスタＷｋＬ（ＶＶＲは汎用レジスタ３に
割り当てられる。）を加算し、結果をＥ　Ａ　Ｉ−（２
とＡ　Ｉ’（、１に格納する動作のタイミンクを説明す
る図である。ｗｒｔのＭＳＢはＯとする。The operation of the above configuration will be explained below. Figure 3 shows f! :A) Width W is the value that connects 12 and AH1
is added to the register WkL (VVR is assigned to general-purpose register 3) that stores E A I-(2
This is a diagram explaining the timing of the operation of storing data into A I'(, 1. The MSB of wrt is assumed to be O.

第３図において、（ａｌ〜Ｉｇ）は、之・５図のデータ
処理装置の１動作を説明する第８図のタイミング吉同様
のものである。ｈは、ＡＬＵ４のステータス情報のキャ
リー（（，１）ＬＹ　）であり、通常のデータ処理装置
のＡＬＵでは先見術上げ方式を用いており演算結果より
先にＣ１ｔＹは値が確定する。（たとえば、テキサスイ
ンスツルメント社のＩ’ＴＬ　Ｉ　Ｃである５Ｎ７４２
８３のデータを参照）Ｉは、ＥＡＲの内容であり、ＣＭ
が論理１になっているため、′ｖ】て内容は更新される
。ｊは、インクリメンタ／デクリメンタの出力であり、
ここでは、Ａ　Ｒｌこ加算を行なっているため、インク
リメンタとして動作している。ｋは、ｂとｈの値から」
のインクリメンタの出力でＥ　Ａ　１％を更新するか否
かの情報Ｉ　Ｌ）ＥＡＲを表わしており、ここでは、ｂ
とｈが共に１のためＩｔ）ＥＡＲも１になる。ｋが１に
なったことにより、′ｒ１のタイミングで」のＥＡｔｔ
＋１の値が１のようにＥＡＲに格納される。In FIG. 3, (al to Ig) are similar to the timing chart in FIG. 8, which explains one operation of the data processing device in FIG. h is the carry ((,1)LY) of the status information of the ALU 4, and the ALU of a normal data processing device uses a foresight raising method, and the value of C1tY is determined before the calculation result. (For example, Texas Instruments I'TL IC 5N742
83) I is the content of the EAR, and CM
Since it is logical 1, the contents are updated as 'v]. j is the output of the incrementer/decrementer,
Here, since A Rl addition is performed, it operates as an incrementer. k is from the values of b and h.
It represents information on whether to update E A 1% with the output of the incrementer of I L) EAR, and here, b
Since both and h are 1, It) EAR is also 1. Since k became 1, EAtt of ``at the timing of ``r1''
A value of +1 is stored in the EAR as 1.

また、減算の場合は、ＷＲの内容の２の被数をとりＷを
−Ｗというように負の数にして加算すれば良い。In addition, in the case of subtraction, it is sufficient to take the decimal point of 2 of the contents of WR, make W a negative number such as -W, and then add.

このようにＥＡＲ２とＡＲＩを連結したｆ直に、ＷＲを
加算して結果をＥＡＲ２とＡＨ，１に格納する演算は、
Ｉマシンサイクル、即ち、１ステツプで実行できる。In this way, the operation of adding WR directly to f, which is the concatenation of EAR2 and ARI, and storing the result in EAR2 and AH,1 is as follows:
It can be executed in one machine cycle, ie, one step.

本実施例のデータ処理装置で、第５図のイメージを処理
する場合を第４図で説明する。A case in which the image shown in FIG. 5 is processed by the data processing apparatus of this embodiment will be explained with reference to FIG. 4.

第４図は、第９図における処理と同様の処理を第１図の
データ処理装置で行なう場合の流れ図である。第４図に
おいて、まず最初に、処理１０でレジスタＷＲに横幅Ｗ
を格納しておく。処理２０では、処理の始点を判定し、
始点がｄであれば処理３１へ行きＶＶＩ（の２の補数を
とりｗＲへ格納し更に処、ｒ！ｌ！４１でｄのアドレス
をＥＡＬ（とＡＲ？こ格納する。一方、処理２０で始点
がｂの場合は、ＶＶＲ，はそのままにして処理４０に行
きｂのアドレスをｇＡｌ（とＡＲに格納する。処理４０
．４１の次に処理５０へ行永、１行の処理後、処理６０
てＡＲにＷＲを加算するマイクロ命令を実行する。処理
６０ては、Ｗｌｌ、の内容が正数、即ちＭ　Ｓ　Ｂが０
の時は、Ａ［（、＋Ｗ１１．の結果でキャリーが１なら
Ｅ〕’ｕＩ（、を＋１する。また、ＷＲの内容が負数、
即ちＭＳＢが１の時は、ＡＩＬ−１−ＷＲ，の結果でキ
ャリーが０ならＥＡＲを−１する。次に処理７０でＹ回
終了したかを判定し、終了していなければ処理５０へ戻
り次の行の処理を行なう。FIG. 4 is a flowchart when the data processing device of FIG. 1 performs processing similar to the processing in FIG. 9. In FIG. 4, first, in process 10, the width W is set in the register WR.
Store it. In process 20, the starting point of the process is determined,
If the starting point is d, the process goes to process 31, takes the two's complement of VVI (and stores it in wR, and then stores the address of d in EAL (and AR?) in r!l!41. Meanwhile, in process 20, the start point is If is b, leave VVR as is and go to process 40 and store the address of b in gAl (and AR. Process 40
．． After 41, go to process 50. After processing one line, go to process 60.
and executes a microinstruction that adds WR to AR. In process 60, the content of Wll is a positive number, that is, MSB is 0.
If the carry is 1 as a result of A[(, +W11., then E]'uI(, is +1. Also, if the content of WR is a negative number,
That is, when the MSB is 1, if the carry is 0 as a result of AIL-1-WR, EAR is -1. Next, in process 70, it is determined whether the process has been completed Y times, and if it has not been completed, the process returns to process 50 and processes the next line.

このように、第９図の流れ図と比較し、最小ループは第
８図では処理３×→４×→５×（→６×）→７×→３×
というようになり（×は０又は１を示す）、第４図では
、処理５０→６０→７０→５０というように改善される
。In this way, compared to the flowchart in Figure 9, the minimum loop in Figure 8 is the process 3x → 4x → 5x (→6x) → 7x → 3x
(X indicates 0 or 1), and in FIG. 4, the processing is improved as follows: 50→60→70→50.

以上本実施例によれば、Ｅ　ＮＬ”−２にインクリメン
タ／デクリメンタを追加し、ＡＲＩを加算する情報と加
減数の符号情報と演算におけるキャリーとから、インク
リメンタ／デクリメンタの動作モードを決定すると共に
、その演算結果でＥＡＲを更新することを決定すること
により、ＡＬＵの処理単位を超えるビット数に対する加
減算においても１ステツプで動作を完了できる。しかも
、処理の方向により加数の２の補数をとっておけば、同
一ループでどちらの方向に対しても処理が可能となり、
高速処理できると共に、プログラムのステップ数を減少
できる。As described above, according to this embodiment, an incrementer/decrementer is added to ENL''-2, and the operation mode of the incrementer/decrementer is determined from the information for adding ARI, the sign information of the addition/subtraction number, and the carry in the operation. At the same time, by deciding to update EAR with the result of the operation, it is possible to complete the operation in one step even when adding or subtracting a number of bits that exceeds the processing unit of the ALU.Moreover, depending on the direction of processing, the two's complement of the addend can be If you keep it, you can process in either direction in the same loop,
It allows high-speed processing and reduces the number of program steps.

発明の効果 以上のように本発明は、ＢＡＲにインクリメンタ／デク
リメンタを付加し、第２の情報保持手段を加算又は減算
する命令のデコード情報と演算器からのキャリー情報と
ＢバスのＭＳＢ（加数あるいは減数のＭＳＢであり符号
付二進数の符号ビットを示′ｔｏ）とから、インクリメ
ンタ／デクリメンタの動作モードとその結果でＥＡＲ，
を更新するか否かを決める情報を生成する手段を追加す
るだけで、プログラムの容量を減少できると同時に、１
語を超えるデータの演算に対し１ステツプで処理でき、
その効果は大きい。Effects of the Invention As described above, the present invention adds an incrementer/decrementer to the BAR, and stores the decode information of the instruction to add or subtract, the carry information from the arithmetic unit, and the MSB (addition) of the B bus. From the MSB of the number or subtraction, which indicates the sign bit of the signed binary number ('to), the operating mode of the incrementer/decrementer and its result are EAR,
By simply adding a means to generate information that determines whether or not to update the program, the capacity of the program can be reduced and the
Data calculations that exceed words can be processed in one step.
The effect is great.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例におけるデータ処理装置のブ
ロック結線図、第２図は同データ処理装置の要部ブロッ
ク結線図、牙３図は同データ処理装置の要部信号タイミ
ング図、第４図は同データ処理装置の動作流れ図、第５
図は一次元メモリを二次元化して情報を格納した際の概
念図、第６図はメモリ中の１ビツトを表現する際の概念
図、オフ図は従来のデータ処理装蓋のブロック結線図、
第８図は同データ処理装置の要部信号タイミング図、第
９図は同データ処理装置の動作流れ図である。 １・・・レジスタ（’ＡＲ，）、２・・・レジスタ（Ｅ
ｌ（）、３、・・レジスタ（ＧＲ）、４・・・演算器（
ＡＬＵ）、７・・・マクロプログラム制御ブロック（Ｍ
ＰＣ）、９・・・信号生成回路（ＣＯＮＴ）。 代理人の氏名　弁理士　中　尾　敏　男　はか１名ｔ！
Ｓ　３　図 第４７ 第６図 第　７　図 第８図Fig. 1 is a block wiring diagram of a data processing device according to an embodiment of the present invention, Fig. 2 is a block wiring diagram of main parts of the data processing equipment, Fig. 3 is a signal timing diagram of main parts of the data processing equipment, Figure 4 is an operation flowchart of the data processing device, and Figure 5
The figure is a conceptual diagram when information is stored by converting a one-dimensional memory to two-dimensional, Figure 6 is a conceptual diagram when expressing one bit in memory, and the off-line diagram is a block wiring diagram of a conventional data processing unit.
FIG. 8 is a signal timing diagram of the main parts of the data processing apparatus, and FIG. 9 is an operation flowchart of the data processing apparatus. 1...Register ('AR,), 2...Register (E
l(), 3,...Register (GR), 4...Arithmetic unit (
ALU), 7... Macro program control block (M
PC), 9... signal generation circuit (CONT). Name of agent: Patent attorney Toshi Nakao (1 person)
S 3 Figure 47 Figure 6 Figure 7 Figure 8

Claims (1)

【特許請求の範囲】[Claims] ｎビット以下の情報を保持する第１、第２、第３の情報
保持手段と、ｎビットの情報を演算する第１の演算手段
と、第１の選択信号により前記第２の情報保持手段の情
報を＋１または−１する第２の演算手段と、第２の演算
手段の情報を前記第２の情報保持手段に格納するか否か
を決定する第２の選択信号発生する信号回路とを備え、
前記第１の演算手段にて前記第１の情報保持手段と前記
第３の情報保持手段の情報間で演算を行ない、結果を前
記第１の情報保持手段に格納すると同時に、前記第２の
演算手段にて前記第１の選択信号が第１の値であれば前
記第２の情報保持手段の情報を＋１し、前記第１の選択
信号が第２の値であれば、前記第２の情報保持手段の情
報を−１し、かつ前記第２の選択信号が第１の値であれ
ば、前記第２の演算手段の結果を前記第２の情報保持手
段に格納し、前記第２の選択信号が第２の値であれば何
もしないことを特徴とするデータ処理装置。first, second, and third information holding means that hold information of n bits or less; first calculation means that calculates n-bit information; A signal circuit that generates a second selection signal that determines whether or not the information of the second calculation means is to be stored in the second information storage means. ,
The first calculation means performs a calculation between the information of the first information holding means and the third information holding means, stores the result in the first information holding means, and at the same time performs the second calculation. If the first selection signal has a first value, the means increases the information in the second information holding means by 1, and if the first selection signal has a second value, the second information If the information in the holding means is -1 and the second selection signal is the first value, the result of the second calculation means is stored in the second information holding means, and the second selection signal is A data processing device characterized in that it does nothing if the signal is a second value.