JPH01163827A - アドレス演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、加減算器１例えばマイクロコンピュータ等の
ロジックＬＳＩに係り、特に定数の加減算に好適な論理
回路構成に関する。

〔従来の技術〕

従来の加減算器は、第２図に示すようにフルアダー３の
入力の一方が正負両論理がとれる構成となっていた。

第２図において変数Ｘと定数にの加算は、それぞれを正
論理でフルアダー３に入力し、それにキャリーＣｏ１０
３＝Ｏを加算して出力ｙとする。

一方減算では、定数には負論理で、変数Ｘは正論理でフ
ルアダー３に入力し、それにキャリーＣ０１０３＝１を
加算して出力ｙとする。

例えば１０進表現で５（以下５（１０，）と表記する）
、８ビット符号付２進表現で０００００１０１　（以下
０００００１０１　（２）と表記する）となるＸと、３
（１０）＝００００００１１　（２）となるＫの演算を
考える。ｘ＋にの演算は５　（１０）　＋　３　（１０
）　＝　８となるが、これは２進演算においても、００
０００１０１（２）　＋００００００１１（２）　＝０
０００１０００（２）　＝　８　（１０）となり、単純
に２進数の加算をフルアダーの加算回路を用いて行なえ
ばよい６フルアダーの加算回路の構成例を第３図に示す
。

１ビットｍ位の演算はフルアダー回路１００とキャリー
回路１０６とから構成される。第３図で示した加算回路
は２ビツト加算回路で、入力Ｘ（下位ビットｘｏ：１０
１．上位ビットｘｚ：１０８）とＫ（下位ビットＫｏ：
１０２．上位ビットに工：１０９）を加算して出力ｙ（
下位ビットｙｏ：１０７゜上位ビットｙｘ：１１１）を
出力する。

フルアダー回路では、まず２つの入力ｘ、にの加算を行
ない、その加算結果１１３，１１４とキャリー１０３，
１１０との加算をし、出力ｙを出力する。キャリー回路
１０６は、上位ビットへのキャリーの出力を行なう。上
位ビットへのキャリー出力は、演算を行なうビット位置
の入力、例えばａｏ：１０１とｂｏ二１０２が２人カ共
に１の場合と、ａｏとｂｏの加算結果が１で、かつ下位
ビットからのキャリー人力ｃｏ：１０３が１である場合
とで行なわれる。前者をキャリー発生（ＣａｒｒｙＧｅ
ｎｅｒａｔｅ）　、後者をキャリー伝播（ＣａｒｒｙＰ
ｒｏｐａｇａｔｅ）と言っている。キャリー発生の結果
１０４とキャリー伝播の結果１０５は論理和をとられて
、上位ビットへキャリー信号ｃｌ：１１０として出力さ
れる。

ｘ−にの演算は、Ｋの各ビットの０．１を反転させたＫ
を用いて、ｘ　＋　Ｋ　＋　１を演算すればよい。

例えばｘ　＝　５　（ｔｏ）　＝０００００１０１（２
）　、　Ｋ　＝　３　（１０）　＝００００００１１（
２）の場合を考える。　Ｋ＝１１１１１１００（２）で
あるから、ｘ　＋　Ｋ　＝　０００００００１　（２）
となり、その結果に１を加えると００００００１０（２
）　＝　２　（１０）となる。

＋１の演算は第３図に示した加算回路のｃ　ｏ　：　１
０３にｉｔ　１　ｕを入力すれば、ｘ＋に＋１は同時に
演算することができる。

加算回路の構成に関しては例えば（株）所轄出版の電子
科学シリーズ「やさしい電子計算」等に、また加算回路
を用いた減算の手法に関しては例えば、ＣＱ出版社のｒ
１６ビツトマイクロコンピユータとプログラミングの基
礎」等において論じられている。

第３図で示した加算回路内のキャリー信号生成論理１０
６は、１ビット単位毎にキャリー論理をとり、上位側ビ
ットに伝播させていく、リプル桁上げ方式の回路である
。そのため、演算ビット長が長くなると、キャリー論理
が直列構成されているため遅延時間が長くなってしまう
にれを高速化する手段として桁上げ先見（Ｃａｒｒｙ　
Ｌｏｏｋ　Ａｈｅａｄニー９−ＬＡ）技術がある。これ
は、各ビット単位でのキャリー発生の結果１０４とキャ
リー伝播条件１１３（キャリー信号を含まない２人力の
加算結果）とを用いて、各ビットのキャリー人カ信号Ｃ
ｘ　（１１０）　、　Ｃ２（１１２）等を直接生成して
しまうものである。最下位ビットのキャリー発生の結果
１０４をＧｏ、以下、上位ビット側の対応信号をそれぞ
れ、Ｇｔ＋　ＧＺｖ　Ｇ３とする。一方。

キャリー伝播条件１１３の値も、最下位ビットがらＰｏ
、　ＰＩ、　Ｐ２１　ｐＨとする。各ビットのキャリー
人力信号は、第３図に示すようにＧｏ（１０３）。

Ｃｓ　（１１０）、Ｃｚ（１１２）、Ｃａ　とする。こ
の時、０１〜Ｃ８信号の生成論理は下式のようになる。

Ｃ１＝Ｇｏ＋ｃｏ−Ｐ。

Ｃ１＝Ｇｏ＋ｃｏ　・Ｐｔ ＝Ｇｌ＋Ｇｏ−Ｐｌ＋ｃｏ−Ｐｏ−ＰＩＣａ　＝　Ｇ　
ｚ　＋　Ｃｘ・Ｐ２ ＝０２十０１・Ｐｚ十Ｇｏ−Ｐｌ・Ｐｌ＋ｃｏ−Ｐｏ−
Ｐｌ−Ｐ２上式でも明らかなように、キャリー人力信号
はキャリー発生の結果、キャリー伝播条件およびＧｏの
みで決まっているため、各ビット単位での直列構成とな
っていない。そのため、キャリー論理は演算ビット長に
関係なく高速化される。実施例を第４図に示すが、この
構成に関しては、近代科学社出版の「コンピュータの高
速演算方式」等に詳しく論じられている。

一般の加減演算を行なうためには、前述のフルアダー構
成の加算回路が必要であるが、ある数とその数よりも有
効ビット長がはるかに短い定数との加算は、ハーフアダ
ーの加算回路で実現できる。

たとえば、カウンタはある数と定数１との加算であるが
、この構成を第５図に示す。定数１の最下位ビットを除
く上位側ビットが全て０であるから、これらのビット位
置では、ある入力数とキャリーとの加算のみを行なえば
よい。このように、２数のみ（フルアダーは３数の加算
）の加算を行なう構成をハーフアダー構成といっている
。この構成はフルアダーの構成に比較して回路規模は小
さいが、扱える演算は加算のみである。

１ビット単位の演算はハーフアダー回路１２０とキャリ
ー回路１２１とから構成される。入力Ｘ（下位ビットｘ
ｏ：１２２．上位ビットｘ　ｓ　：　１２３）と定数に
とを加算して、出力ｙ（下位ビットｙ。

：１２４．上位ビットｙｚ：１２５）を出力する。

定数にの上位ビットは０なので加算する際には入力する
必要がない、そのため最下位ビットのＫ。

：１２６のみを、第３図のキャリー人力１０３に対応さ
せて入力する。キャリー回路１２１は、Ｋの上位ビット
が０であるためキャリー発生論理は不用で、キャリー伝
播結果１２７のみを上位側ビットにキャリー信号として
送っていく。

の有効ビット長がはるかに短い加減演算を行なう場合に
、それをハーフアダーの加算回路で行なう方式について
は考慮されておらず、これをフルアダーの加算回路で行
なうと、高速化のためのキャリー論理等も複雑になり５
回路規模が大きくなるという問題があった。

本発明の目的は定数の加減算を回路規模の小さいハーフ
アダーの加算回路で実現可能な方式を提供することにあ
る。

〔問題点を解決するための手段〕

上記目的は、加算部をハーフアダーにし、このハーフア
ダーの入出力が正負両輪環をとれるようにすることによ
り、達成される。

〔作用〕

２３ｆ！！数表現されたある値Ｘの各ビットを反転させ
ると、その値は−ｘ　−１となるａｘ　　Ｋを演算する
場合に、まずＸの値をビット反転させると。

−ｘ−１となる。この値にＫを加える。にの値が２ビッ
ト程度のものであれば、この加算部はハーフアダーで構
成できる。加算後の結果は−ｘ　−１十にとなる。この
結果をビット反転させると、（−ｘ−１＋Ｋ）　−１＝
ｘ−にとなり、変数Ｘ一定数にの演算ができる。

Ｘ＋には、ビット反転をさせない、そのままのＸにＫを
加え、ビット反転をさせずに出力すれば変数Ｘ十定数に
の演算ができる。このようにすれば、従来のハーフアダ
ーの加算回路による定数加算のみで減算まで実行可能と
なる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。信号
反転回路１は、入力データのビット正転あるいは反転デ
ータを出力する選択回路である。

ハーフアダー２は、数ビットの定数にと変数Ｘあるいは
ビット反転された変数Ｘの加算器で、定数にのビット幅
分はフルアダー、それより上位側のビット位置はハーフ
アダーで構成される。変数Ｘから定数Ｋを減算する場合
には、変数ＸをインバータＩＮＶＩによりビット反転さ
せ、ハーフアダー２で定数にと加算し、その結果をさら
にインバータＩＮＶ２によりビット反転させて出力（ｙ
）する。変数Ｘと定数にの加算は、変数Ｘをそのままビ
ット反転させずに定数にと加算し、加算結果をそのまま
出力（ｙ）すればよい。

第６図に８ビツトの変数ｘ（ＬＳＢ＝ｘＯ２ＭＳＢ：Ｘ
７）と定数０　（ＫＯ＝に１＝Ｏ）、１（ＫＯ＝４．に
１＝Ｏ）、２　　（ＫＯ＝Ｏ，に１＝１）との加減算回
路を示す。第１図に示した信号反転回路１は、第６図に
示すように制御信号８で制御される選択回路４で実現さ
れる。定数との減算を行なう場合には、制御信号８をＬ
レベルにし、変数ｘ（ｘｏ”ｘ７）およびハーフアダー
２の出力１５０のビット反転データを選択、出力する。

加算の場合には制御信号８をＨレベルにして、ビット正
転データを選択、出力する。第１図に示したハーフアダ
ー２は、第６図では、２ビット単位のハーフアダー５，
６と１桁上げ先見（ＣＬ　Ａ）７とで構成する。下位側
の２ビット単位のハーフアダー５は、２ビツトの定数Ｋ
Ｏ，Ｋｌと２ビツトのＬＳＢ側データ（変数Ｘあるいは
ビット反転した変数ｘ／ｘｏ、、ｘｌあるいはｘｏ、ｘ
ｉ）を加算する。最下位ビットの加算は、ＸＯあるいは
πとＫＯの加算として演算する。最下位ビットよりも１
ビツト上位のビットの加算は、最下位ビット加算で発生
したキャリーと定数に１のＯＲ信号１５１と、ｘｌある
いはｘｌの加算として演算する。定数ＫＯ＝に１＝１．
すなわち定数３の演算はサポートしないため、キャリー
と定数に１とが共に１になることはない。

下位２ビツトの加算で発生したキャリー１５２は、桁上
げ先見（ＣＬＡ）７と、最下位ビットから２および３ビ
ツト上位のビット加算を行なうハーフアダー６に入力さ
れる。ハーフアダー６は入力される２ビツトのデータｘ
１およびｘ、＋１と、キャリーの加算結果１５３を出力
すると同時に、データＸｉおよびＸ　ｊ＋１が共に１の
場合、即ちキャリー伝播条件信号１５４を出力する。下
位２ビツトの加算で発生したキャリー１５２と、このキ
ャリー伝播信号１５４を桁上げ先見（ＣＩ、Ａ）７で、
キャリー先見論理をとることにより、上位ビット側の２
ピッｌ−’Ｉｔ位のハーフアダー６のキャリー人力１５
５，１５６を決める。定数にの上位６ビツトはＯである
から、キャリー伝播は、下位２ビツトの加算で発生する
キャリーの上位ビット側への伝播のみを考えるだけでよ
い。

本発明の定数０．１．２の加減算器は、マイクロプロセ
ッサ等のアドレス計算用演算器として利用する。データ
バスが１６ビツトのマイクロプロセッサ等で、データを
スタックする場合、書込み時にスタックアドレスを＋１
（バイトデータ）あるいは＋２（ワードデータ）と加算
演算で計算した場合、読出し時のスタックアドレス計算
は−１゜−２の減算となる。アドレス計算の加算と減算
の関係は、この逆の場合も考えられる６命令フエツチア
ドレスは、＋１　（バイトフェッチ）あるいは＋２（ワ
ードフェッチ）の加算演算をしていく。

このように、プロセッサのアドレス演算の多くは定数加
減演算である。

〔発明の効果〕

本発明によれば、高速な定数加減算器をハーフアダーと
、Ｐ信号のみのキャリールックアヘッド回路で実現でき
るので、回路規模を小さくできるという効果がある。定
数加減算はプロセッサのアドレス計算として広く利用さ
れることができる。

【図面の簡単な説明】

第１図は本発明の構成図、第２図は従来の加減算器の構
成図、第３図はフルアダー回路による加算器の論理図、
第４図はキャリールックアヘッド回路、第５図はハーフ
アダー回路による加算器（カウンタ）の論理図、第６図
は本発明によるノＡ−ファダー回路の加減算器。 １・・・信号反転回路、２・・・ハーフアダー、４・・
・信号反転回路、５・・・２ビツトハーフアダー、６・
・・２ビツトハーフアダー、７・・・キャリールックア
ヘッド代理人　弁理士　小川勝男　４゛ 篤　１　　図 ＮＶ１ １　　　　イ↓１ｔノンｋｒａｇ芥 ２　ハーファ２− ３　　フルア７一 ｙ３　口 Ｃ４Ｃ３Ｃｚ　　　Ｃ＋ ■　５　図 １２１　ヤセ９−回胃艮

Claims (1)

1. 【特許請求の範囲】 １、被演算数に、被演算数よりもビット長の短い数を加
   減算する定数加減算器であつて、加減算器をハーフアダ
   ーで構成し、ハーフアダーの１つの入力に直接定数を入
   力し、もう１つの入力には被演算数を正負の両論理がと
   れるようにして入力し、ハーフアダーの出力も正負の両
   論理がとれるようにしたことを特徴とする加減算器。 ２、プロセッサの命令フェッチあるいし連続転送データ
   のアドレス計算に用いられることを特徴とした第１項記
   載の加減算器。