JPS6173300A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、メモリセルの記憶データ検出を行なう場合
に、ダミーセルを用意し、両セルの記憶データもしくは
充電条件の差に基づく一対のビットライン間の電位差を
増幅することによって行なうようにした半導体記憶装置
に関する。

Ｕ発明の技術的背景とその問題点コ ＥＰＲＯＭ（データ消去可能なブＯグラマプルリードオ
ンリー　メモリ）やＥＥＰＲＯＭ　（ｉｆ気的にデータ
消去可能なプログラマブル　リードオンリー　メモリ）
等の半導体記憶装置（以下単にメモリと称する）では、
スタティクＲＡ’ｌ／Ｉとは異なり、メモリセルからの
出力線は１つしかなく、その“１°゛レベル、゛０″レ
ベルの記憶データがデータ記憶用トランジスタのインピ
ーダンス状態に対応付けられている。

コ（７）　Ｊ：つ”Ｋ　Ｅ　Ｐ　ＲＯＭ　Ｊ５　Ｊ：　
Ｕ　Ｅ　Ｅ　Ｐ　ＲＯＭ等のメモリにおいて、メモリセ
ルのデータ検出を行なう方式としては、従来、ビットラ
インにＮ流を流し込んでそのときのビットラインに生じ
る電圧降下をモニタする方式がある。この方式のメモリ
セルは例えばＩＥＥＥ　　ジャーナル　オブ　ソリッド
　ステート　サーキッツ　Ｖｏｌ、５Ｃ−１７Ｎｏ、５
　０ａｔ　　１９８２の第８２５頁に記載されているＫ
ＵＯ他によるｒＥＥＰＲＯＭＵＳ［ＮＧ　　ＴＨＥ　　
ＦＥＴＭＯ３ＣＥＬＬＪが知られている。

ところが、この方式ではメモリセルのインピーダンスの
プロセス上のばらつきによりその値が設計値からはずれ
ると動作しなくなる不都合がある。

しかもビットラインに流し込む電流の直もプロセス上の
ばらつきの影響を受は易いので動作マージンが少なくな
るという不都合がある。

このため、さらに従来では上記のような不都合を解消す
るため、第５図のようなメモリが実用化されている。こ
のメモリは、一対のビットライン１１．１２を設け、一
方のビットライン１１にはそれぞれフローティングゲー
トを有するデータ記憶用の不揮発性トランジスタ１３お
よび選択用トランジスタ１４からなるＥＥＰＲＯＭ型の
メモリセル１５を複数個接続し、他方のビットライン１
２にはフローティングゲートを有する不揮発性トランジ
スタ１６および選択用トランジスタ１７からなる１個の
ダミーセル１８を接続し、上記一対のビットライン１１
．１２間にはデータ検出を行なう差動増幅回路１９を設
け、ざらに一対の各ビットライン１１．１２に負荷トラ
ンジスタ２０．２１を接続するようにしたものである。

そして上記各メモリセル１５内の選択用トランジスタ１
４のゲートは複数のワードライン２２の対応する一つに
接続されている。また上記一対の各ビットライン１１．
１２には寄生容１２３．２４それぞれが接続されている
。

このようなメモリにおいてデータの読み出しを行なう場
合には、任意のワードライン２２を選択的に駆動して一
つのメモリセル１５を選択する。この選択されたメモリ
セル１５では、データ記憶用のトランジスタ１３のソー
ス、ドレイン間のインピーダンス状態が記憶データに応
じて設定され、このインピーダンス状態に基づいてビッ
トライン１１の電位が設定される。例えば選択されたメ
モリセル１５内のトランジスタ１３のインピーダンスが
高くされていれば、負荷トランジスタ２０を介してビッ
トライン１１は電源電位■ＤＤまで充電される。他方、
トランジスタ１３のインピーダンスが低くされていれば
、ビットライン口はほぼアース電位に放電される。従っ
て、このビットライン１１の電位はトランジスタ１３の
インピーダンス状態に応じてＶｏ。

か０（アース電位）のいずれかに設定される。なお、以
下の説明ではビットラインがアース電位に放電されると
きのセルの記憶データが゛Ｏ゛°レベルであるとする。

ダミーセル１８側ではオン状態でのトランジスタ１６の
コンダクタンスを上記メモリセル１５側のトランジスタ
１３よりも小さく選んだり、もしくは負荷トランジスタ
２１のコンダクタンスを上記メモリセル１５側の負荷ト
ランジスタ２０のそれよりも小さく選んだりして、ビッ
トライン１２の電位がビットライン１１の電位振幅のほ
ぼ中間となるように設計されている。そしてこのとき、
ビットライン１１．１２間に発生する電位差が差動増幅
回路１９によって増幅されることによりデータが検出さ
れる。なお、上記トランジスタ１３および１６の制御ゲ
ートは共通接続されており、この共通端子には動作状態
に応じてそれぞれ次のような電位が印加される。すなわ
ち、データ消去時の際には高電位例えば２０Ｖが、デー
タプログラム時にはアース電位が、さらにデータ読み出
し時には例えば２゜５ｖがそれぞれ印加される。

この第５図のメモリにおける問題点は、一対のビットラ
イン１１．１２に接続されている寄生容量２３゜２４の
圃が大幅に異なっていることから発生している。すなわ
ち、メモリセル１５およびダミーセル１８が選択される
と（ただし回路形式により、ダミーセル１８はそのメモ
リチップが選択されていれば常に選択状態にされている
場合もある）、ビットライン１２における電位はそこに
接続されている奇生容量２４の（直が少ないため、比較
的に短時間で所定の電位に到達する。ところが、ビット
ライン１１には多数のメモリセル１５が接続されており
、ここに接続されている奇生容量２３の値は上記寄生容
量２４に比較して唖めて多くなっている。このため、ビ
ットライン１１における電位変化特性は負荷トランジス
タ２０およびトランジスタ１３のインピーダンスのばら
つきにより大幅にばらついてしてしまう。

第６図は上記ビットライン１１．１２における電位変化
を示す特性図である。図において直ＷＡ３１はビットラ
イン１２の電位変化を、曲線３２．３３はそれぞれビッ
トライン１１が放電される際の電位変化を、曲線３４は
ビットライン１１が負荷トランジスタ２０によって充電
される際の電位変化をそれぞれ示している。図示するよ
うに、トランジスタ１３のインピーダンスのばらつきに
基づく放電速度の差により、ビットライン１１の電位が
ビットライン１２の電位を横切る時刻が異なってしまう
。特にフローティングゲート構造を有するトランジスタ
１３はプロセス上の影腎を受は易い。従って、このメモ
リのアクセス時間を高速化するには問題がある。

このような問題点を解消するため、さらに従来では、ア
ドレスの切り変り時にパルス信号を発生させ、上記第５
図のメモリの一対のビットライン１１．１２間に短絡用
のＭＯＳトランジスタを追加接続し、このトランジスタ
を上記パルス信号で制御するようなメモリが実用化され
ている。このようなメモリにおける前記第６図に対応し
た特性図が第７図である。アドレスの変化時に前記一対
のビットライン１１．１２は上記短絡用トランジスタに
よって短絡されるので、ビットライン１１における電位
４１とビットライン１２における電位４２とは短絡直後
では同電位にされている。その後、ビットライン１２に
おける電位４２は前記のように、そこに接続されている
寄生容量２４の値が少ないため、比較的に短時間で所定
の電位に到達する。他方、選択されたメモリセル１５内
のトランジスタ１３のインピーダンスが低くされていれ
ば、ビットライン１１はアース電位に向かって放電され
るが、このビットライン１１に接続されている寄生容量
２３の値が多いためその電位４１の下がり方は電位４２
に比べて遅くなる。このため、ビットライン１１の電位
４１がビットライン１２の電位４２を横切った後でなけ
ればデータを検出できず、このメモリでもアクセス時間
を高速化するにはまだ問題がある。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的はデータの読み出し時間の短縮化が可能
であり、もってアクセス時間の高速化が達成できる半導
体記憶装置を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあっては、第１のビ
ットラインと第２のビットラインそれぞれにほぼ同数の
メモリセルおよびダミーセルを接続して両ビットライン
における寄生容量の値を等価にし、両ビットライン間に
生じる電位差を増幅して上記メモリセルの記憶データを
検出するようにしている。しかも第１のビットライン、
第２のビットラインに接続された同一記憶内容のメモリ
セルからデータを読み出す場合に検出データのレベルが
異なってしまうので、選択したメモリセルの接続されて
いるビットラインに対応して、上記検出データを反転も
しくは非反転状態で出力制砥するようにしている。

［発明の実施例コ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る半導体記憶装置（メモリ）の一
実施例に従った構成を示す回路図である。

この実施例によるメモリでは前記第５図の従来のものと
同様に、一対のビットライン５１．５２が設けられてい
る。上記一方のビットライン５１にはそれぞれ７０−テ
ィングゲートを有するデータ記憶用の不揮発性トランジ
スタ５３および選択用トランジスタ５４からなるＥＥＰ
ＲＯＭ型のメモリセル５５Ａが複数個接続されていると
共に、メモリセル５５Ａ内のトランジスタ５３よりも小
さなコンダンタスに設定されフローティングゲートを有
する不揮発性トランジスタ５６および選択用トランジス
タ５７からなる１個のダミーセル５８Ａが接続されてい
る。

同様に、上記他方のビットライン５２にも上記一方のビ
ットライン５１に接続されているものと同様の構成の同
数のＥＥＰＲＯＭ型のメモリセル５５Ｂと１個のダミー
セル５８Ｂが接続されている。さらに上記一対のビット
ライン５１．５２間にはデータ検出を行なう差動増幅回
路５９が設けられている。上記一対の各ビットライン５
１．５２と電源電位ＶＤＤ印加点との間にはプリチャー
ジ用のＭｏＳトランジスタ６０．６１が接続されている
。また上記一対の各ビットライン５１．５２間には、エ
コライズ用のＭＯＳトランジスタ６２が接続されている
。そして上記トランジスタ６０．６１および６２のゲー
トにはプリチャージ制御信号ＰＣが並列に供給されるよ
うになっている。また上記メモリセル５５Ａ、　５５Ｂ
内の各選択用トランジスタ５４のゲートは、複数のワー
ドライン６３Ａ、　６３Ｂの対応する一つにそれぞれ接
続されていると共に、ダミーセル５８Ａ、　５８３内の
選択用トランジスタ５７のゲートは、二つのワードライ
ン６４Ａ、　６４３にそれぞれ接続されている。上記一
対の各ビットライン５１．５２には寄生容量６５．６６
それぞれが接続されている。

なお、この実施例回路の場合にも、トランジスタ５４お
よび５７の制御ゲートは共通接続されており、この共通
端子にはメモリの動作状態に応じてそれぞれ前記したよ
うな互いに値が異なった電位が印加されるようになって
いる。

さらに７０は、ＡＯないしＡｒ−１からなるｉビットの
アドレス信号が入力されるアドレスデコーダである。こ
のアドレスデコーダ７０は、上記１ビツトの入力アドレ
ス信号に基づいて複数のデコード出力ライン７１Ａ、　
７１Ｂのうち対応した位置のいずれか一組を駆動すると
共に、同時にこれらデコード出力ライン７１Ａ、　７１
Ｂとは異なる一組のデコード出力ライン７２Ａ、　７２
Ｂを共に駆動する。上記複数のデコード出力ライン ７１Ａ、　７１３の信号は複数のアンドゲート７３Ａ、
７３Ｂのうち対応するものにそれぞれ供給され、−組の
デコード出力ライン７２Ａ、７２３の信号は一組のアン
ドゲート７４Ａ　、　　７４Ｂに並列に供給されている
。

７５は上記アドレス信号Ａ１−１よりも１ビツト上位の
アドレス信号Ａｉが入力され、このアドレス信号から互
いに相補なレベル関係にある信号り。

Ｌを出力するアドレスバッファである。このアドレスバ
ッファ７５から出力される一方の信号りは上記アンドゲ
ート７４Ａ、　７３Ｂに並列に供給されており、他方の
信号丁は上記アンドゲート７４８．７３Ａに並列に供給
されている。そして上記アンドゲート７３Ａ、　７３３
の出力が前記ワードライン６３Ａ、６３Ｂに並列に供給
されており、アンドゲート７４Ａ。

７４３の出力がワードライン６４Ａ、６４Ｂに並列に供
給されている。

また、上記差動増幅回路５９で検出されるデータはデー
タ出力回路８０に供給されている。このデータ出力回路
８０は、上記アドレスバッファ７５から出力される信号
り、Ｌのレベルに応じて差動増幅回路５９の検出データ
をレベル反転もしくは非反転状態で出力制御するもので
あり、インバータ８１、スイッチとしての２個のＭＯ８
ｔ−ランジスタ８２．８３およびバッファ回路８４から
構成されている。すなわち、上記差動増幅回路５つの検
出データは、上記信号りがゲートに供給される上記トラ
ンジスタ８２を介して上記バッファ回路８４に供給され
るか、もしくは上記インバータ８１、上記信号りがゲー
トに供給される上記トランジスタ８３を直列に介して上
記バッファ回路８４に供給されるようになっている。

そして上記バッファ回路８４からの出力データが最終的
な読み出しデータとしてメモリ外部に出力される。

このような構成のメモリでは、一対のピットライン５１
．５２に接続されているメモリセル５５およびダミーセ
ル５８の数が互いにほぼ等しくされているので、寄生容
１ｍ６５．６６の値も互いにほぼ等しくされている。

次に上記のような構成のメモリの作用を説明する。

まず、図示しない手段によりアドレスの切り変りが検出
されてプリチャージ制御信号ＰＣが発生される。この信
号ＰＣの発生によりトランジスタ６０、６１および６２
が所定期間だけオン状態にされる。

この結果、一対のビットライン５１．５２は共に電源電
位　ｖＤＤまで充電され、両ピットライン５１゜５２の
電位は同電位に設定される。次にこの期間が終了すると
、上記トランジスタ６０．６１Ｆ３よび６２がオフ状態
にされて、ビットライン５１．５２のプリチャージおよ
びエコライズが終了する。他方、上記アドレスの切り変
り後、入力アドレス信号ＡＯないしＡ１−１の各レベル
状態に応じてアドレスデコーダ７０のデコード出力ライ
ン７１Ａ、　７１Ｂのうち対応した位置のいずれか一組
が駆動され、同時に一組のデコード出力ライン７２Ａ、
７２Ｂが共に駆動される。さらに入力アドレス信号Ａｉ
のレベル状態に応じて、アドレスバッフ？７５で出力信
号り。

Ｌのレベルが設定される。

ここでいま、例えば信号りが“１″レベルに、信号りが
゛０″レベルに設定されている場合、差動増幅回路５９
を中心にして左側に配置されている複数のアンドゲート
　７３Ａと同じく右側に配置されている１個のアンドゲ
ート７４３とが、アドレスデコーダ７０からの駆動出力
信号を出力可能となる。

従ってこの場合、差動増幅回路５９を中心にして左側に
配置されている複数のワードライン６３Ａの一つが駆動
され、この駆動されたワードライン６３Ａに対応した一
つのメモリセル５５Ａが選択される。

さらに差ｖＪ層幅回路５９を中心にして右側に配置され
ているワードライン６４ＢＳ駆動され、この駆動された
ワードライン６４３に対応したダミーセル５８Ｂが選択
される。すなわち、上記のように信号「が゛１ルベルに
、信号りが“Ｏ″レベル設定されている場合には、一方
のビットライン５１に接続されている１個のメモリセル
５５Ａが選択されるとともに他方のビットライン５２に
接続されているダミーセル５８Ｂが選択される。

上記とは異なるレベルのアドレス信号Ａ１がアドレスバ
ッファ７５に入力された場合に信号り、　Ｌのレベル設
定状態が上記とは反対になるので、この場合には一方の
ビットライン５１に接続されているダミーセル５８Ａが
選択されるとともに他方のビットライン５２に接続され
ている１個のメモリセル５５Ｂが選択される。すなわち
、アドレスバッフ７７５の出力信号に基づき、一方のビ
ットライン５１にＷｉ続されているメモリセル５５Ａが
選択される場合には他方のビットライン５２に接続され
ているダミーセル５８Ｂが選択され、この反対に他方の
ビットライン５２に接続されているメモリセル５５Ｂが
選択される場合には一方のビットライン５１に接続され
ているダミーセル５８Ａが選択される。

メモリセル５５およびダミーセルが選択された後、一対
のビットライン５１．５２のうちメモリセル５５が接続
されている方はトランジスタ５３のインピーダンス状態
に応じてプリチャージ時のままの電位にされるかもしく
は放電される。他方、ダミーセル５８内のトランジスタ
５６のコンダクタンスはメモリセル５５内のトランジス
タ５３のそれよりも小さく選ばれてはいるが、“１″レ
ベルのデータを記憶しているトランジスタ５３よりは大
きなコンダクタンスを持っている。従って、ビットライ
ン５１．５２のうちダミーセル５８が接続されている方
も放電される。ここで両ピットラインの放電の際、従来
で問題になっていたビットライン間の寄生容量の値の大
小関係に基づく前記第７図に示すような遅れは、両ビッ
トライン５１．５２に接続されている寄生容量６５、６
６の値がほぼ等しくされているために生じない。すなわ
ち、第２図は上記一対のビットライン５１、５２の放電
の際の電位変化を示す特性図である。

図において曲線９１はダミーセルが接続されている方の
ビットラインの電位変化を、曲線９２．９３はそれぞれ
メモリセルが接続されている方のビットラインの電位変
化をそれぞれ示している。ここで上記のように寄生容量
６５．６６の値が等しくされているので、曲ｌ！１Ｉ９
１で示されダミーセルが接続されている方のビットライ
ンの電位変化に対し、曲線９２で示され゛○パレベルの
データが記憶されているメモリセルが接続されている方
のビットラインの電位変化には前記第７図のような寄生
容量の差に基づく遅れは生じない。従って、このような
遅れ時間は従来よりも大幅に制限することができ、差動
増幅回路５９の性能、特にオフセット電圧のみによって
遅れ時間が生じることになる。このため、エコライズが
終了した直後の時点から一対のビットライン間にはメモ
リセルデータに応じた電位差が発生し、この時点でデー
タの検出が可能である。

なお第２図において、曲１ｉ１９３で示され゛１″レベ
ルのデータが記憶されているメモリセルが接続されたビ
ットラインの電位が低下しているのは、サブストレート
リークによりトランジスタ５６のしきい暗電圧が低下す
ることに起因している。

このように、従来の回路で生じていたビットライン間の
寄生容量の差による遅れ時間はほとんど存在しない。こ
のため、差動増幅回路５９におけるデータの検出時間の
早期化、ひいてはデータ読み出し時間の短縮化が可能で
あり、もってアクセス時間の高速化を達成することがで
きる。しかもこの実施例では、同一記憶容量のメモリを
構成する場合、従来一つのビットラインに接続されてい
るのと同数のメモリセルが一対のビットラインに分割さ
れて接続されているので、従来よりもビットライン当り
の寄生容量の値を低下させることができる。このことは
、特にＥＰＲＯＭやＥＥＰＲＯＭＥＰＲＯＭ型セルトラ
ンジスタのコンダクタンスが低いものに対しては、デー
タ読み出し速度を速くするためには極めて有利である。

またこの実施例の場合、一対のビットライン５１゜５２
には共にメモリセル５５が接続されているので、差動増
幅回路５９の検出データをそのまま読み出しデータとし
て外部に出力することはできない。すなわち、同じデー
タが記憶されているメモリセル５５が異なるビットライ
ンで選択された場合に、差動増幅回路５９の検出データ
は互いにレベルが異なってしまうからである。そこで、
選択されたメモリセル５５が接続されているビットライ
ンに応じて、差動増幅回路５９の検出データをレベル反
転する必要が生じてくる。このような機能を果たしてい
るのがデータ出力回路８０である。ここで、一方のビッ
トライン５１に接続されているメモリセル５５Ａが選択
された際に、差動増幅回路５９で検出されるデータが正
しいレベルとすると、このときの検出データは前記アド
レスバッフ７７５の出力信号りによってスイッチ制御さ
れるデータ出力回路８０内のトランジスタ８２を介して
そのままのレベルでバッファ回路８４に供給される。他
方、ビットライン５２に接続されているメモリセル５５
Ｂが選択された際の差動増幅回路５９の検出データは前
記インバータ８１およびアドレスバッファ７５の出力信
号しによってスイッチ制御されるデータ出力回路８０内
のトランジスタ８３を介し、レベル反転された状態でバ
ッフ１回路Ｂ４に供給される。従って、常に正しいレベ
ルのデータがこのデータ出力回路８０から出力されるこ
とになる。

第３図は上記実施例回路で用いられる差動増幅回路５９
の一興体例の構成を示す回路図である。この差動増幅回
路５９はＰチャネルＭＯ８ｉ−ランジスタ　１０１．　
１０２それぞれおよびＮチャネルＭＯＳトランジスタ　
１０３．　１０４それぞれからなるＣＭＯＳインバータ
　１０５．　１０６の入出力端間を交差接続してなる周
知のフリツプフロツプ回路で構成されており、一方のＣ
ＭＯＳインバータ　１０５の入力端子は前記一方のビッ
トライン５１に接続され、他方のＣＭＯＳインバータ　
１０６の入力端子は前記他方のビットライン５２に接続
されている。そしてこの差動増幅回路５９の検出データ
としては、上記ＣＭＯＳインバータ　１０５．　１０６
のいずれかの出力信号にされている。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではメモリセル５５が不揮発性トランジスタ
５３と選択用トランジスタ５４からなるＥＰＲＯＭ型の
ものである場合について説明したが、これはメモリセル
として不揮発性トランジスタ５３のみが設けられたＥＰ
ＲＯＭ型ものにも実施が可能である。さらに前記データ
出力回路８ｏ内のスイッチとして単一チャネル構成のト
ランジスタ８２．８３を用いる場合について説明したが
、これは第４図に示すように互いにチャネルの異なる２
ｇのトランジスタを並列に接続したＣＭＯＳスイッチ２
００を用いるようにしてもよい。

また一対のビットラインに接続されているメモリセルの
数はほぼ同数であればよく、完全に一致させる必要はな
い。

［発明の効果］ 以上説明したようにこの発明によれば、データの読み出
し時間の短縮化が可能であり、もってアクセス時間の高
速化が達成できる半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置の一実施例に従
った構成を示す回路図、第２図は上記実施例における一
対のビットラインにおける電位変化を示す特性図、第３
図は上記実施例回路で用いられる差動増幅回路の一興体
例の構成を示す回路図、第４図は上記実施例回路で用い
られるデータ出力回路内のスイッチの他の例を示す回路
図、第５図は従来の半導体記憶装置の構成を示す回路図
、第６図は上記従来の半導体記憶装置のビットラインに
おける電位変化を示す特性図、第７図は従来の他の半導
体記憶装置のビットラインにおける電位変化を示す特性
図である。 ５１、５２・・・ビットライン、５３．５６・・・不揮
発性トランジスタ、５４．５７・・・選択用トランジス
タ、５５Ａ。 ５５Ｂ・・・メモリセル、５８Ａ、　５８Ｂ・・・ダミ
ーセル、５９・・・差動増幅回路、６０．６１・・・プ
リチャージ用トランジスタ、６２・・・エコライズ用ト
ランジスタ、６３Ａ。 ６３Ｂ　、　　６４Ａ　、　６４Ｂ・・・ワードライン
、６５．６６・・・寄生容量、７０・・・アドレスデコ
ーダ、７１Ａ、　７１Ｂ、　７２Ａ、７２Ｂ・・・デコ
ード出力ライン、７３Ａ、　７３３．７４Ａ、７４Ｂ・
・・アンドゲート、１５・・・アドレスバッファ、８０
・・・データ出力回路。

Claims (4)

【特許請求の範囲】
1. （１）複数のメモリセルおよび少なくとも１個のダミー
   セルが接続された第１のビットラインと、複数のメモリ
   セルおよび少なくとも１個のダミーセルが接続された第
   ２のビットラインと、上記第１のビットラインに接続さ
   れたメモリセルを選択するときには上記第２のビットラ
   インに接続されたダミーセルを選択するとともに、上記
   第２のビットラインに接続されたメモリセルを選択する
   ときには上記第１のビットラインに接続されたダミーセ
   ルを選択するセル選択手段と、上記第１のビットライン
   と第２のビットラインとの間の電位差を増幅して上記各
   メモリセルの記憶データを検出するデータ検出手段と、
   上記セル選択手段が選択するメモリセルの接続されてい
   るビットラインに対応して、上記データ検出手段で検出
   されるデータを反転もしくは非反転状態で出力制御する
   データ出力手段とを具備したことを特徴とする半導体記
   憶装置。
2. （２）前記メモリセルがデータを不揮発的に記憶する不
   揮発性トランジスタで構成されている特許請求の範囲第
   １項に記載の半導体記憶装置。
3. （３）前記第１のビットラインと第２のビットラインに
   はそれぞれ１個のダミーセルが接続されている特許請求
   の範囲第１項に記載の半導体記憶装置。
4. （４）前記第１のビットラインと第２のビットラインは
   、前記メモリセルからデータを読み出す前に予め同電位
   に設定されるように構成されている特許請求の範囲第１
   項に記載の半導体記憶装置。