JPH02285595A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体不揮発性記憶装置に係り、特にデータ
センス回路に関する。

（従来の技術） 第５図は、従来の例えば紫外線消去・再書込み可能な読
出し専用メモリ（ＥＰＲＯＭ）であって、１つのメモリ
セル当り２つのセルトランジスタを用いる、いわゆる２
トランジスタ／１セル方式のＥＰＲＯＭの一部を示して
いる。このＥＰＲＯＭにおいて、ＭＣａおよびＭＣｂは
一対のセルトランジスタであって、一方のセルが書込み
状態に設定され、他方のセルが非書込み状態に設定され
る。ＷＬはセルトランジスタＭ　ＣａおよびＭＣｂの各
ゲートに接続されている行線、ＢＬａおよびＢＬｂはセ
ルトランジスタＭＣａおよびＭＣｂの各ドレインに接続
されている相補的な一対の列線、Ｃ８ａおよびＣ８ｂは
一対の列線ＢＬａおよびＢＬｂにそれぞれ直列に挿入接
続されている一対の列選択トランジスタ、Ｓ　Ｌ　ａお
よびＳＬｂは一対のセンス線、ＳＡは一対のセンス線Ｓ
ＬａおよびＳＬｂに一対の入力端が接続されているＣＭ
ＯＳカレントミラー型の差動増幅器からなるセンスアン
プ、ＬＤａおよびＬＤｂは一対のセンス線ＳＬａおよび
ＳＬｂと読出用電源ｖｃｃとの間に接続されているセン
ス線負荷回路、ＴＰはセンスアンプＳＡの一対の入力端
間（一対のセンス線間）に接続されている列線イコライ
ズ用のＰチャネルＭＯＳトランジスタであり、そのゲー
トにはセンス線プリチャージ１３号φｐが与えられる。

また、ＥＰＲＯＭでは、読出し状態でも、長期間の続出
時における電圧ストレスによりセルの内容が破壊（誤書
込み）されるおそれがあり、この対策として、セルのド
レイン電圧（列線電位）を読出電源電位（Ｖｃｃ電位、
通常は５Ｖ）よりも低くクランプする（例えば１．５■
程度にする）ことによって、セルの信頼性の向上を図っ
ている。

即ち、列選択トランジスタＣ８ａおよびＣ８ｂのセンス
アンプ側の列線ＢＬａ”およびＢＬｂ”と読出用電源Ｖ
ｃｃとの間に、それぞれ列線電位クランプ用のＮチャネ
ルＭＯＳトランジスタＴｅａおよびＴＣｂが挿入される
と共に、列選択トランジスタＣ５ａおよびＣ８ｂと一対
のセンス線ＳＬａおよびＳＬｂとの間にそれぞれトラン
スファゲート用のＮチャネルＭＯＳｌ−ランジスタＴＧ
ａおよびＴＧｂが挿入され、これらの各トランジスタＴ
Ｃａ、ＴＣｂおよびＴＧａ、、ＴＧｂのゲートに、例え
ば１．５■程度のバイアス電位を与えるバイアス電位発
生回路ＲＡＳが設けられている。

なお、列線電位クランプ用のＮチャネルＭＯＳトランジ
スタＴｅａ、ＴＣｂおよびトランスファゲート用のＮチ
ャネルＭＯＳトランジスタＴｅａ。

ＴＧｂは、閾値電圧が０■を持つ０Ｖ閾値トランジスタ
が用いられている。

上記ＥＦＲＯＭの通常の読出動作はよく知られているの
で、以下、簡単に説明する。第６図は、列線プリチャー
ジ信号φｐが例えばアドレス人力の遷移あるいはメモリ
チップ選択信号入力に同期して短時間活性化する場合に
おけるセンスアンプＳＡの読出動作を示している。

即ち、センス線プリチャージ信号φｐが活性状態（ここ
では、反転信号φｐが５Ｖ）になると、センス線イコラ
イズ用のＰチャネルＭＯ８）ランジスタＴＰがオンにな
り、一対のセンス線ＳＬａ。

ＳＬｂの電位は同電位（４、０Ｖ）になる。また、一対
の列線ＢＬａ、ＢＬｂの電位は同電位（１，５Ｖ）にな
っている。この後、センス線プリチャージ信号φｐが非
活性状態（ここでは、反転信号φｐが０Ｖ）になると、
一対の選択セルからの続出電位により一対の列線ＢＬａ
、ＢＬｂ間に電位差（例えば０．ＩＶ）が生じる（高レ
ベル側／低レベル側の電位が例えば１．４Ｖ／１．３Ｖ
となる）ように設計されている。また、この電位差が一
対のトランスファゲート用のＮチャネルＭＯＳトランジ
スタＴＧａ、ＴＧｂにより増幅されて一対のセンス線Ｓ
Ｌａ、ＳＬｂ間の電位差として、例えば０，５Ｖが生じ
る（高レベル側／低レベル側の電位が例えば４．０Ｖ／
３．５Ｖとなる）ように設計されている。この場合、セ
ンスアンプＳＡは、一対の入力端間の電位差として、例
えば０．ＩＶが生じた時点でセンス増幅し得るように設
計されている。

しかし、上記したＥＰＲＯＭは、そのデータセンス動作
に際して、一対のトランスファゲートＴＧａ、ＴＧｂで
分離された一対の列線ＢＬａ。

ＢＬｂと一対のセンス線ＳＬａ、ＳＬｂとで二段階にセ
ンス増幅する二段センス方式を用いており、低レベル側
の列線の電荷を放電する経路にトランスファゲートが含
まれているので、その抵抗分により放電が遅くなり、ア
クセス時間が遅くなる。

電気的消去・再書込み可能な読出し専用メモリ（ＥＥＰ
ＲＯＭ）についても、」１記したような二段センス方式
を用いる場合に、同様と同様なことが言える。

（発明が解決しようとする課題） 上記したように従来の半導体不揮発性記憶装置は、セル
の信頼性の向上を図るために、列選択トランジスタと読
出用電源との間に列線電位クランプ用のトランジスタを
挿入すると共に、列選択トランジスタとセンス線との間
にｌ・ランスファゲート用のトランジスタを挿入するこ
とによって二段センス方式を用いているので、データセ
ンス動作に際して低レベル側の列線の電荷を放電する経
路に上記トランスファゲートが含まれ、列線からセンス
アンプまでの内部遅延か大きくなり、アクセス時間が遅
くなるという間届かある。

本発明は、ｌ記問題点を解決すべくなされたもので、そ
の目的は、セルの信頼性の向」二を図り得ると共に高速
にデータをセンスし得る半導体不揮発性記憶装置を提供
することにある。

［発明の構成］ （課題を解決するだめの手段） 本発明は、不揮発性メモリセルが行列状に配列されたメ
モリセルアレイと、このメモリセルアレイの行線を選択
する行デコーダと、上記メモリセルアレイの列線を選択
する複数の列選択トランジスタと、この複数の列選択ト
ランジスタを一対を単位として選択制御する列デコーダ
と、上記複数の列選択トランジスタの各一端側と読出用
電源電位との間に接続され、ゲートに上記読出用電源電
位より低い電位が与えられる列線電位クランプ用のトラ
ンジスタと、上記列選択トランジスタを経た選択セルの
データを検知・増幅するためのカレントミラー型の差動
増幅器からなるセンスアンプとを具備する半導体不揮発
性記憶装置において、」１記列選択トランジスタを経た
選択セルのデータが直接に」１記センスアンプの入力端
に入力し、このセンスアンプの入力端の閾値電圧が前記
列線の電位を検知可能な低い値に設定されていることを
特徴とする。

（作　用） 続出時に列線が列線電位クランプ用のトランジスタによ
って読出用電源電位よりも低くクランプされるので、セ
ルの信頼性の向上が可能である。

そして、列選択トランジスタを経た選択セルのデータが
直接にセンスアンプの入力端に人力し、このセンスアン
プの入力端の閾値電圧が前記列線の電位を検知可能な低
い値に設定されているので、二段センス方式を用いるこ
となくデータセンス動作か可能になっている。従って、
データセンス動作に際して、低レベル側の列線の電荷を
放電する経路にトランスファゲートが含まれることもな
く、列線からセンスアンプまでの内部遅延が小さくなり
、アクセス時間が速くなる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、たとえばＥＰＲＯＭの一部を示しており、第
５図を参照して前述した従来のＥＦＲＯＭと比べて、（
ａ）列線ＢＬａ、ＢＬｂとセンス線ＳＬａ、ＳＬｂとの
間に接続されていたトランスファケート用のＭＯＳ）ラ
ンジスタＴＧａ、ＴＧｂが省略されると共に、センス線
負荷回路ＬＤａ、ＬＤｂが省略され、列選択トランジス
タＣ８ａ、Ｃ８ｂの一端側（列線ＢＬａＢＬｂ”）が直
接にセンスアンプＳＡの入力端に接続されており、（ｂ
）このセンスアンプＳＡの入力端の閾値電圧が前記列線
ＢＬａ　　　ＢＬｂ”の電位を検知可能な低い値に設定
されており、（Ｃ）列線イコライズ用のＰチャネルＭＯ
５）ランジスタＴＰに代えて列線イコライズ用のＮチャ
ネルＭＯＳトランジスタＴＥ２が使用されている点など
が異なり、第５図中と同一部分には同一符号を付してい
る。

即ち、第１図において、ＭＡは浮遊ゲート型トランジス
タからなるＥＰＲＯＭセルＭ　Ｃａ　。

ＭＣｂ、・・カ行列状に配列されたメモリセルアレイ、
ＷＬはメモリセルアレイＭＡの行線、ＲＤはこの行線Ｗ
Ｌを選択する行デコーダ、ＢＬａ。

ＢＬｂはメモリセルアレイＭＡの列線、ＣＳ　ａ　ｓＣ
８ｂはこのそれぞれこの列線ＢＬａ、ＢＬｂに直列に挿
入接続された列選択トランジスタ、ＣＤはこの列選択Ｉ
・ランジスタＣ３ａ、Ｃ３ｂを一対単位で選択するよう
に１１！Ｉ御する列デコーダ、ＢＬａ　　　ＢＬｂ”お
よびは一対の列選択トランジスタＣ３ａ、Ｃ８ｂよりも
センスアンプＳ　Ａ　（１１１１の一対の列線、ＳＡは
選択された一対の列選択）・ランジスタＣ３ａ、Ｃ８ｂ
を経た一対の選択セルからの続出電圧（一対の列線ＢＬ
ａ　　　ＢＬｂ”の電位）が一対の入力端に入力するＣ
ＭＯＳカレントミラー型の差動増幅器からなるセンスア
ンプである。このセンスアンプＳＡは、入力用の一対の
ＮチャネルＭＯＳ）ランジスタＮ１およびＮ２と、負荷
用のカレントミラー接続された一対のＰチャネルＭＯ８
Ｉ−ランジスタＰ１およびＰ２からなる。

ＴＣｌａおよびＴ　Ｃ］、　ｂは、ＶＣＣ電位と一対の
列線ＢＬａ、ＢＬｂとの間に接続された一対の第１の列
線電位クランプ用のＮチャネルＭＯＳ）ランジスタ、Ｔ
Ｃ２ａおよびＴＣ２ｂは、ＶＣＣ電位と一対の列線ＢＬ
ａ　　　ＢＬｂ”との間に接続された一対の第２の列線
電位クランプ用のＮチャネルＭＯＳ）ランジスタ、ＴＥ
Ｉは一対の列線ＢＬａ、ＢＬｂ間に接続された第１のイ
コライズ用のＮチャネルＭＯＳ）ランジスタ、ＴＥ２は
一対の列線ＢＬａ　　　ＢＬｂ”間に接続された第２の
イコライズ用のＮチャネルＭＯＳ）ランジスタ、ＴＥ３
はセンスアンプＳＡの一対の出力端間に接続された第３
のイコライズ用のＮチャネルＭＯＳトランジスタ、ＰＲ
ｌａおよびＰＲｌｂはＶｃｃ電位と一対の列線ＢＬａ、
ＢＬｂとの間に接続された一対の第１の列線プリチャー
ジ回路、ＰＲ２ａおよびＰＲ２ｂはＶｅｅ電位と一対の
列線ＢＬａＢＬｂ”との間に接続された一対の第２の列
線プリチャージ回路である。

列線プリチャージ回路ＰＲ１ａ、ＰＲＩ　ｂおよびＰＲ
２ａ、ＰＲ２ｂは、それぞれＶＣＣ電位と対応する列線
との間にＰチャネルＭＯＳトランジスタＰ３およびＮチ
ャネルＭＯ５Ｉ−ランジスタＮ３が直列に接続されてい
る。

そして、列線電位クランプ用のトランジスタＴＣ１ａ、
ＴＣ１ｂ、ＴＣ２ａ、ＴＣ２ｂおよび列線プリチャージ
回路ＰＲ１ａ、ＰＲＩ　ｂおよびＰＲ２ａ、ＰＲ２ｂの
ＮチャネルＭＯＳ）ランジスタＮ３の各ゲートには、ｖ
ＣＣ電位より低い所定のバイアス電位（長期間の続出時
における電圧ストレスによりセルの誤書込みが生じない
範囲の最大値に相当する例えば１．５Ｖ）がバイアス電
位発生回路ＢＡＳから与えられている。また、イコライ
ズ用のＮチャネルＭＯＳトランジスタ置〜ＴＥ３の各ゲ
ートには、プリチャージ信号φｐが供給され、列線プリ
チャージ回路Ｐ　Ｒ１ａ　％ＰＲ１ｂおよびＰＲ２ａＸ
ＰＲ２ｂのＰチャネルＭＯＳトランジスタＰ３の各ゲー
トには、プリチャージ信号φｐの反転信号φｐが供給さ
れている。

なお、図中、Ｐチャネルの各トランジスタＰ１〜Ｐ３は
それぞれエンハンスメント型のトランジスタが用いられ
ている。また、Ｎチャネルの各トランジスタＮ　１．−
　Ｎ　３、ＴＣｌａ、ＴＣｌｂ。

ＴＣ２ａＳＴＣ２ｂおよびＴＥ１〜ＴＥ３は、閾値電圧
かほぼ０Ｖを持ついわゆる■型の０■閾値トランジスタ
（あるいは、負の閾値電圧を持つディプレーション型ト
ランジスタ）が用いられている。この０Ｖ閾値トランジ
スタは、基板に不純物イオンが注入されないもの（基板
濃度のままのもの）である。

次に、上記ＥＰＲＯＭのデータセンス動作について第２
図を参照しながら説明する。例えばアドレス入力の遷移
あるいはメモリチップ選択信号入力に同期してプリチャ
ージ信号φｐおよびその反転信号φｐか短時間発生する
。この発生期間、列線プリチャージ回路ＰＲ１ａ、ＰＲ
１ｂおよびＰＲ２ａ、ＰＲ２ｂのＰチャネルＭＯＳトラ
ンジスタＰ３がオンになり、列線プリチャージ回路ＰＲ
］ａ、ＰＲ１ｂおよびＰＲ２ａ、ＰＲ２ｂにより列線Ｂ
ＬａＳＢＬｂ、ＢＬａ　　　ＢＬｂ”がプリチャージさ
れる。この場合、列線プリチャージ回路ＰＲ１ａ、ＰＲ
］、ｂおよびＰ　Ｒ２ａ　−。

ＰＲ２ｂのＮチャネルＭＯ３トランジスタＮ３の各ゲー
トには、バイアス電位発生回路ＢＡＳから１．５Ｖが与
えられているので、列線電位はその最高電位（はぼ１．
５Ｖ）になる。

また、この時、イコライズ用のＮチャネルＭＯ３）ラン
ジスタＴＥＩ〜ＴＥ３がオンになり、列線ＢＬａ、ＢＬ
ｂ、ＢＬａ　　　ＢＬｂ”は同電位になり、センスアン
プＳＡの一対の出力端も同電位になる。この後、プリチ
ャージ信号φｐおよびその反転信号φｐが発生しなくな
る（φｐがＯｖ、φｐか５Ｖになる）と、列線プリチャ
ジ回路ＰＲ１ａ、ＰＲＩ　ｂおよびＰＲ２ａ。

ＰＲ２ｂのＰチャネルＭＯ３トランジスタＰ３およびイ
コライズ用のトランジスタＴＥＩ〜ＴＥ３が全てオフに
なり、選択セルの内容が読出される。

この場合、列線電位クランプ用のトランジスタＴＣ１ａ
、ＴＣ１ｂ、ＴＣ２ａ、ＴＣ２ｂにより、列線の低レベ
ル側電位が低下し過ぎないように保持される。

また、一対の選択セルからの続出電位により一対の列線
ＢＬａ、ＢＬｂ間の電位差、ひいては−対の列線ＢＬａ
　　　ＢＬｂ”間の電位差か、セル書込み特性を考慮し
て余り小さくならないで余裕を持つように、例えば０．
５■前後となる（つまり、列線電位の高レベル側／低レ
ベル側がほぼ１．５Ｖ／１．０Ｖとなる）ように設計さ
れている。

このように、列線電位が低くても、センスアンプＳＡの
人力トランジスタとして、閾値電圧が０Ｖを持つＯ■閾
値トランジスタ（あるいは、負の閾値電圧を持つディプ
レーション型トランジスタ）が用いられているので、列
線の電位を検知可能である。この場合、センスアンプＳ
Ａは、一対の入力端間の電位差として例えば０．１■が
生じた時点でセンス増幅し得るように設計されており、
選択セルからの読出しデータが高速にセンス増幅される
ことになる。

なお、行線駆動によるメモリセルの選択速度が遅い場合
であって、前記したようにプリチャージ信号φｐの供給
により列線ＢＬａ、ＢＬｂおよびＢＬａ　　　ＢＬｂ”
　（センスアンプＳＡの一対の入力端）を同電位、セン
スアンプＳＡの一対の出カ端を同電位にするイコライズ
動作のための時間的な余裕がある場合には、上記したよ
うなイコライズ動作によってセンスアンプＳＡの一対の
入力端の電位および出力端の電位をリセットすることが
可能になるので、データ読出動作の高速化が可能になる
。

また、バイアス回路ＢＡＳとしては、 ＥＰＲＯＭの内部回路やデータ出力バッファ回路の充放
電に伴うピーク電流により発生する読出電源電位の揺れ
に影響されない回路が望ましく、例えば第３図（ａ）あ
るいは（ｂ）あるいは（Ｃ）に示すように構成すること
により、電源電圧に影響されずに一定電位のバイアス電
位が得られる。

即ち、第３図（ａ）に示すバイアス回路は、それぞれの
ゲートが接地電位ＶＳＳに接続された２個のディプレー
ション型のＮチャネルトランジスタＮＤＩ、ＮＤ２がｖ
ｃｅ電位と接地電位ＶＳＳとの間に直列に接続されてな
り、直列接続点からバイアス電位が取出される。

第３図（ｂ）に示すバイアス回路は、ゲート・ソース相
互か接続されたディプレーション型のＮチャネルトラン
ジスタＮＤと、ドレイン・ゲト相互が接続されたエンハ
ンスメント型のＮチャネルトランジスタＮＥとが、Ｖｃ
ｃ電位と接地電位ＶＳＳとの間に直列に接続されてなり
、直列接続点からバイアス電位が取出される。

第３図（Ｃ）に示すバイアス回路は、ゲートが接地電位
Ｖｓｓに接続されたディプレーション型のＮチャネルト
ランジスタＮＤと、ドレイン・ゲト相互が接続されたエ
ンハンスメント型のＮチャネルトランジスタＮＥとが、
ＶＣＣ電位と接地電位Ｖｓｓとの間に直列に接続されて
なり、直列接続点からバイアス電位が取出される。

第４図は、本発明の他の実施例に係る ＥＦＲＯＭの一部を示しており、第１図に示したＥＰＲ
ＯＭと比べて、列線電位クランプ川のＮチャネルＭＯＳ
トランジスタＴＣ１ａ、ＴＣｌｂ。

ＴＣ２ａ、ＴＣ２ｂおよび列線プリチャージ回路ＰＲＩ
　ａ、ＰＲＩ　ｂおよびＰＲ２ａ、ＰＲ２ｂのＮチャネ
ルＭＯ８Ｉ−ランジスタＮ３に代えて、それぞれディプ
レーション型のＮチャネルトランジスタＮＤが用いられ
、それぞれのゲーｉ・に接地電位Ｖｓｓが与えられてい
る点が異なり、その他は同じであるので第１図中と同一
符号をイ・ｊしている。

このＥＰＲＯＭによれば、第１図に示したＥＦＲＯＭと
ほぼ同様の効果が得られるほか、前記したようなバイア
ス電位発生回路ＢＡＳが不要になる。

なお、本発明は、ＥＥＰＲＯＭに対しても−に記実施例
と同様に実施可能である。

［発明の効果］ 上述したように本発明によれば、セルの信頼性の向上が
可能であり、しかも、データセンス動作に際して列線か
らセンスアンプまでの内部遅延が小さくなり、アクセス
時間が速くなるの半導体不揮発性記憶装置を実現するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＥＰＲＯＭの一部を示
す回路図、第２図は第１図のＥＰＲＯＭのデータセンス
動作を示す電圧波形図、第３図（ａ）乃至（Ｃ）はそれ
ぞれ第１図中のバイアス回路の相異なる具体例を示す回
路図、第４図は本発明の他の実施例に係るＥＰＲＯＭの
一部を示す回路図、第５図は従来のＥＰＲＯＭの一部を
示す回路図、第６図は第５図のＥＰＲＯＭのデータセン
ス動作を示す電圧波形図である。 ＭＡ・・・メモリセルアレイ、ＭＣａ。 ＭＣｂ・・・ＥＰＲＯＭセル、ＷＬ・・・行線、ＲＤ・
・・行デコーダ、ＢＬａ、ＢＬｂ、ＢＬａ ＢＬｂ″・・・列線、Ｃ８ａ、Ｃ３ｂ・・・列選択トラ
ンジスタ、ＣＤ・・・列デコーダ、ＳＡ・・・センスア
ンプ、Ｎ１〜Ｎ３・・・ＮチャネルＭＯ８トランジスタ
、Ｐ１〜Ｐ３・・・ＰチャネルＭＯ５）ランジスタ、Ｔ
　Ｃ１ａ　、　Ｔ　Ｃ１，ｂ　、　Ｔ　Ｃ２ａ　、　Ｔ
　Ｃ２ｂ−・・列線電位クランプ用のＮチャネルＭＯ８
）ランジスタ、ＴＥ１〜ＴＥ３・・イコライズ用のＮチ
ャネルＭＯ８）ランジスタ、ＰＲＩ　ａ、ＰＲＩ　ｂ。 ＰＲ２ａ、ＰＲ２ｂ・・・列線プリチャージ回路、φｐ
・・・プリチャージ信号、ＢＡＳ・・・バイアス電位発
生回路、ＮＤＩ、ＮＤ２、ＮＤ・・・デイプレージ２］ ョン型のＮチャネルトランジスタ、ＮＥ・・エンハンス
メント型のＮチャネルトランジスタ。 出願人代理人　弁理士　鈴江武彦 図

Claims (4)

【特許請求の範囲】
1. （１）不揮発性メモリセルが行列状に配列されたメモリ
   セルアレイと、 このメモリセルアレイの行線を選択する行デコーダと、 前記メモリセルアレイの列線を選択する複数の列選択ト
   ランジスタと、 この複数の列選択トランジスタを一対を単位として選択
   制御する列デコーダと、 前記複数の列選択トランジスタの各一端側と読出用電源
   電位との間に接続され、ゲートに前記読出用電源電位よ
   り低い電位が与えられる列線電位クランプ用のトランジ
   スタと、 前記列選択トランジスタを経た選択セルのデータを検知
   ・増幅するためのカレントミラー型の差動増幅器からな
   るセンスアンプと を具備する半導体不揮発性記憶装置において、前記列選
   択トランジスタを経た選択セルのデータが直接に前記セ
   ンスアンプの入力端に入力し、このセンスアンプの入力
   端の閾値電圧が前記列線の電位を検知可能な低い値に設
   定されていることを特徴とする半導体不揮発性記憶装置
   。
2. （２）前記センスアンプの一対の入力端間に接続され、
   アドレス入力の遷移あるいは記憶装置選択信号入力に同
   期して一時的に発生する制御信号によりオン状態に制御
   されて前記一対の入力端を同電位に設定するイコライズ
   手段を具備することを特徴とする請求項１記載の半導体
   不揮発性記憶装置。
3. （３）前記センスアンプは、入力用の一対のＮチャネル
   ＭＯＳトランジスタと、負荷用のカレントミラー接続さ
   れた一対のＰチャネルＭＯＳトランジスタとからなり、
   前記ＮチャネルＭＯＳトランジスタは、閾値電圧がほぼ
   ０Ｖを持つ０Ｖ閾値トランジスタ、あるいは、負の閾値
   電圧を持つディプレーション型トランジスタが用いられ
   ていることを特徴とする請求項１または２記載の半導体
   不揮発性記憶装置。
4. （４）前記列線電位クランプ用のトランジスタはバイア
   スディプレーション型のＮチャネルトランジスタであり
   、そのゲートに接地電位が与えられることを特徴とする
   請求項１または２または３記載の半導体不揮発性記憶装
   置。