KR100427705B1 - 반도체집적회로장치 - Google Patents

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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

판독시에 관통전류를 발생시키지 않고, 또 프리차지에 소비하는 전력을 불필요하게 하며, 소진폭 전송이나 전하의 재이용을 실행함으로써, 저소비전력이고 저전압으로 안정된 동작이 되도록 한다.
메모리 셀은 제 1 부하트랜지스터(P1) 및 제 2 부하트랜지스터(P2)와, 제 1 구동트랜지스터(N1) 및 제 2 구동트랜지스터(N2)가 플립플롭 접속되어 있다. 워드선(WL)에 의하여 제어되는 제 1 스위치(N3)와 기입시에만 활성화되는 제 2 스위치(N14)가 제 1 기억노드(V1)에 직렬로 접속되고, 제 2 스위치(N14)는 제 1 기억노드(V1)와 제 1 구동트랜지스터(N1)와의 사이에 직렬로 접속되어 있다. 판독시에는 선택된 비트선쌍(BL, /BL)에 센스 앰프로부터 제 1 기억노드의 신호전위에 의하여 변화하는 임피던스를 검출하는 전류가 주입된다.

Description

반도체 집적회로장치
본 발명은 반도체 집적회로장치에 관한 것으로, 특히 저전압 및 저소비전력으로 동작하는 스태틱 랜덤 억세스 메모리(이하, SRAM이라 부른다) 등의 반도체 기억장치에 관한 것이다.
최근 반도체 집적회로장치의 고밀도화 및 대용량화에 따라, 저전압으로 구동되고, 또 고속으로 동작하는 SRAM 등의 반도체 집적회로장치가 강하게 요구되고 있다.
이하 종래의 반도체 집적회로장치를 도면을 참조하면서 설명한다.
제 31 도는 종래의 SRAM의 메모리 셀을 나타낸 도면이다. 제 31 도에서 P1은 한쪽 인버터의 제 1 부하트랜지스터, P2는 다른 쪽 인버터의 제 2 부하트랜지스터, N1은 한쪽의 인버터를 구동하는 제 1 구동트랜지스터, N2는 다른 쪽 인터버를 구동하는 제 2 구동 트랜지스터, V1은 메모리 셀의 신호전위를 유지하는 제 1 기억노드, V2는 제 1 기억노드(V1)와의 상보관계의 전위를 유지하는 제 2 기억노드, WL은 어레이 형상으로 배치된 메모리 셀 중에서 지정된 행(行)방향의 메모리 셀을 활성화하기 위한 워드선, BL은 어레이 형상으로 배치된 메모리 셀 중에서 지정된 열(列)방향의 메모리 셀에 대하여 기입동작 및 판독동작을 제어하는 비트선, /BL은 기입동작시에는 비트선(BL)과 상보 전위가 되고, 판독 동작시에는 비트선(BL)과 같은전위가 되어 비트선(BL)의 참조전위가 되는 비트상보선, Vcc는 메모리 셀을 동작시키는 제 1 전원, Vss는 메모리 셀을 동작시키는 기준전위가 되는 제 2 전원, N3은 워드선(WL)이 활성화되었을때만 비트선(BL)에 의하여 제 1 기억노드(V1)에 대하여 기입동작 및 판독동작을 가능하게 하는 제 1 스위치, N4는 워드선(WL)이 활성화되었을 때만 비트상보선(/BL)에 의하여 제 2 기억노드(V2)에 대하여 기입동작 및 판독동작을 가능하게 하는 제 2 스위치, Ir은 비트선(BL)에 의하여 제 1 기억노드(V1)의 신호전위가 판독될 때에 생기는 판독전류, Id는 제 1 기억노드(V1)의 신호 전위가 판독될 때에 제 2 구동트랜지스터가 활성화되고, 제 1 전원(Vcc)으로부터 제 2 전원(Vss)으로 흐르는 관통전류이다. 제 1 부하트랜지스터(P1) 및 그것과 쌍을 이루는 제 2 부하트랜지스터(P2)와 제 1 구동트랜지스터(N1) 및 그것과 쌍을 이루는 제 2 구동트랜지스터(N2)와는 플립플롭접속되고, 제 1 기억노드(V1)와 제 2 기억노드(V2)의 전위가 항상 역전되어 유지되어 있다. Vcc는 3V로 설정되고, Vss는 0V로 설정되어 있다.
이하 상기와 같이 구성된 메모리 셀의 동작을 설명한다. 기입동작에 대하여 설명한다. 우선, 워드선(WL)이 선택되고 전위가 상승하며, 제 1 스위치(N3) 및 제 2 스위치(N4)가 온이 된다. 이어서, 제 1 전원(Vcc)의 전위를 유지하는 상태를 「1」이라고 나타내고, 제 2 전원(Vss)의 전위를 유지하는 상태를 「0」 으로 나타내어 제 1 기억노드(V1)에 「1」, 제 2 기억노드(V2)에 「0」을 기입하면 비트선(BL)은 제 1 전원(Vcc)의 전위에 인가되고, 비트상보선(/BL)은 제 2 전원(Vss)의 전위에 인가된다. 이때, 제 1 기억노드(V1)의 전위는 제 1 스위치(N3)를 통하여 인가되어 있는 비트선(BL)의 전위인 제 1 전원(Vcc)의 전위에 서서히 접근한다. 동시에 제 1 기억노드(V1)와 동전위인 제 2 구동트랜지스터(N2)의 게이트전극의 전위는 서서히 상승하고, 임계치전압을 초과하면 제 2 구동트랜지스터(N2)가 활성화되어 제 2 기억노드(V2)는 제 2 전원(Vss)의 전위에 서서히 접근한다.
또 제 2 기억노드(V2)의 전위가 제 2 전원(Vss)에 접근하고, 제 1 구동트랜지스터(N1)의 임계치전압보다도 내려가면 제 1 구동트랜지스터(N1)는 오프가 되며, 제 1 기억노드(V1)의 전위는 최종적으로 제 1 전원(Vcc)의 전위가 되어 유지된다.
반대로, 제 1 기억노드(V1)에 「0」, 제 2 기억노드(V2)에 「0」을 기입하는 경우는, 비트선(BL)은 제 2 전원(Vss)의 전위에 인가되고, 비트상보선(/BL)은 제 1 전원(Vcc)의 전위에 인가된다. 이어서 상기와는 반대로 제 2 기억노드(V2)의 전위가 비트상보선(/BL)의 전위(Vcc)가 되어 유지된다.
이어서 판독동작에 대하여 설명한다. 우선 워드선(WL)이 선택되고 전위가 상승하며, 제 1 스위치 및 제 2 스위치가 온이 되고 비트상보선(/BL) 및 비트선(BL)이 선택되며, 제 1 전원(Vcc) 부근에 동시에 프리차지되어 전위가 상승한다.
이어서 제 1 기억노드(V1)에 「0」, 제 2 기억노드(V2)에 「1」이 유지되어 있다고 한다. 제 1 구동트랜지스터(N1)는 제 2 기억노드(V2)의 전위가 높게 활성화되어 있기 때문에 비트선(BL)으로부터 제 1 스위치(N3)를 통하여 제 2 전원(Vss)에 대하여 판독전류(Ir)가 흐르고, 비트선(BL)의 전위는 초기의 제 1 전원(Vcc)의 전위보다도 하강한다.
한편 제 2 구동트랜지스터(N2)는 제 1 기억노드(V1)의 전위가 낮게 동작하고있지 않기 때문에 비트상보선(/BL)에는 판독전류가 흐르지 않는다. 따라서, 비트상보선(/BL)의 전위는 초기의 제 1 전원(Vcc)의 전위와 다르지 않다. 이때의 비트선(BL)과 비트상보선(/BL)의 전위차가 검출됨으로써 유지되어 있던 데이터가 판독된다.
반대로, 제 1 기억노드(V1)에 「1」, 제 2 기억노드(V2)에 「0」이 유지되어 있는 경우는 비트상보선(/BL)에 판독전류가 흐르고, 비트상보선(/BL)의 전위는 초기의 제 1 전원(Vcc)의 전위보다도 하강하므로 비트선(BL)과의 전위를 비교하면 상기와는 반대의 전위차가 발생하고, 반대의 데이터가 판독된다.
그러나 이하에 나타내는 바와 같이 상기 종래의 SRAM의 메모리 셀은 2가지의 문제점을 가지고 있었다.
첫째, 판독동작시에서 제 1 전원(Vcc)과 제 2 전원(Vss)의 사이에 관통전류(Id)가 생긴다는 문제가 있다. 예를들면 제 1 기억노드(V1)에 「0」, 제 2 기억노드에 「1」이 유지되어 있다고 한다. 전술한 바와 같이, 워드선이 활성화되고, 제 1 전원(Vcc) 부근에 프리차지된 비트선(BL)과 제 2 전원(Vss)의 전위를 유지하고 있던 제 1 기억노드(V1)가 접속되면, 용량이 매우 큰 비트선(BL)의 전위(Vcc)에 끌려서 제 1 기억노드(V1)의 전위는 크게 상승하게 된다. 따라서 제 1 기억노드(V1)에 접속되어 있는 제 2 구동트랜지스터(N2)의 게이트전극의 전위가 임계치전압을 초과하므로 오프로 되어 있던 제 2 구동트랜지스터(N2)가 활성화되기 때문에 관통전류(Id)가 흐른다. 이 관통전류(Id)는 메모리 셀의 소비전력을 증가시키는 원인이 되고 있었다.
또, 관통전류(Id)가 흐르는 것에 의하여 제 2 기억노드(V2)가 유지하고 있던 제 1 전원(Vcc)의 전위가 강하하기 때문에 제 2 기억노드(V2)에 접속되어 있는 제 1 구동트랜지스터(N1)의 게이트전극의 전위도 강하하므로 비트선(BL)의 전위가 급속히 강하하여 필요한 판독전류(Ir)가 작아진다. 따라서 판독전류(Ir)의 값이 노이즈전류의 값에 가까워지므로 판독동작이 불안정하게 된다. 이 문제는 제 1 전원전압(Vcc)을 낮게 설정하면 할수록 노이즈 마진이 확보되지 않게 되고, 저전압구동을 방해하는 큰 요인이 되고 있었다.
둘째, 판독동작 종료후에 워드선(WL)에 접속되어 있는 동일행의 모드 메모리 셀에 접속된 비트상보선(/BL) 및 비트선(BL)에 생긴 전위차를 원래로 되돌리기 위한 프리차지가 필요하게 된다. 특히 SRAM이나 ROM(=리드 온리 메모리)에서 병렬로 접속되어 있는 메모리 셀의 수가 많기 때문에 프리차지에 요하는 소비전력이 커진다는 문제를 가지고 있었다.
본 발명은 상기 종래의 문제를 한 번에 해결하고, 병렬 비트수가 큰 SRAM이나 ROM에서 프리차지에 소비하는 전력을 불필요하게 함과 동시에 메모리 셀에서의 관통전류를 발생시키지 않고, 또 소진폭 전송 및 전하의 재이용을 실행함으로써 저소비전력, 또 저전압으로 고속으로 동작이 가능하도록 하는 것을 목적으로 한다.
제 1 도 (a)는 본 발명의 제 1 실시예에 관한 메모리 셀을 나타내는 회로도.
제 1 도 (b)는 본 발명의 제 1 실시예의 제 3 변형예에 관한 메모리 셀을 나타내는 회로도.
제 2 도 (a)는 본 발명의 제 1 실시예의 제 4 변형예, 제 2 실시예의 제 3 변형예, 제 3 실시예의 제 7 변형예 및 제 4 실시예의 제 6 변형예에 관한 메모리 셀의 전원의 전위를 나타내는 도면.
제 2 도 (b)는 본 발명의 제 1 실시예의 제 5 변형예, 제 2 실시예의 제 4 변형예, 제 3 실시예의 제 8 변형예 및 제 4 실시예의 제 7 변형예에 관한 메모리 셀의 전원의 전위를 나타내는 도면.
제 3 도 (a), (b)는 본 발명의 제 1 실시예의 제 5 변형예에 관한 메모리 셀을 나타내는 회로도.
제 4 도 (a)는 본 발명의 제 1 실시예의 제 6 변형예, 제 2 실시예의 제 5 변형예, 제 3 실시예의 제 9 변형예 및 제 4 실시예의 제 8 변형예에 관한 메모리 셀 어레이를 나타내는 모식도.
제 4 도 (b)는 종래의 워드선 및 비트선을 디코드하는 게이트 어레이의 회로도.
제 4 도 (c)는 본 발명에 관한 워드선 및 비트선을 디코드하는 게이트 어레이의 회로도.
제 5 도는 본 발명의 제 1 실시예의 제 6 변형예, 제 2 실시예의 제 5 변형예, 제 3 실시예의 제 9 변형예 및 제 4 실시예의 제 8 변형예에 관한 메모리 셀 어레이로부터 데이터를 판독할 때의 타이밍 차트를 나타내는 도면.
제 6 도 (a)는 본 발명의 제 2 실시예에 관한 메모리 셀을 나타내는 회로도.
제 6 도 (b)는 본 발명의 제 2 실시예의 제 2 변형예에 관한 메모리 셀을 나타내는 회로도.
제 7 도 (a), (b)는 본 발명의 제 2 실시예의 제 4 변형예에 관한 메모리 셀을 나타내는 회로도.
제 8 도 (a)는 본 발명의 제 3 실시예에 관한 메모리 셀을 나타내는 회로도.
제 8 도 (b)는 본 발명의 제 3 실시예의 제 1 변형예에 관한 메모리 셀의 일부를 나타내는 회로도.
제 9 도는 본 발명의 제 3 실시예, 제 4 실시예 및 제 5 실시예의 제 1 변형예에 관한 접지선의 제어회로를 나타내는 회로도.
제 10 도는 본 발명의 제 3 실시예의 제 4 변형예에 관한 메모리 셀을 나타내는 회로도.
제 11 도는 본 발명의 제 3 실시예의 제 5 변형예, 제 4 실시예의 제 4 변형예에 관한 메모리 셀 어레이를 나타내는 모식도.
제 12 도는 본 발명의 제 3 실시예의 제 6 변형예에 관한 메모리 셀을 나타내는 회로도.
제 13 도 (a), (b)는 본 발명의 제 3 실시예의 제 8 변형예에 관한 메모리 셀을 나타내는 회로도.
제 14 도 (a)는 본 발명의 제 4 실시예에 관한 메모리 셀을 나타내는 회로도.
제 14 도 (b)는 본 발명의 제 4 실시예의 제 1 변형예에 관한 메모리 셀 어레이의 일부를 나타내는 회로도.
제 15 도 (a)는 본 발명의 제 4 실시예의 제 3 변형예에 관한 메모리 셀을 나타내는 회로도.
제 15 도 (b)는 본 발명의 제 4 실시예의 제 5 변형예에 관한 메모리 셀을 나타내는 회로도.
제 16 도 (a), (b)는 본 발명의 제 4 실시예의 제 7 변형예에 관한 메모리 셀을 나타내는 회로도.
제 17 도 (a)는 본 발명의 제 5 실시예 및 제 5 실시예의 제 2 변형예에 관한 메모리 셀을 나타내는 회로도.
제 17 도 (b)는 본 발명의 제 5 실시예의 제 2 변형예에 관한 메모리 셀을 나타내는 회로도.
제 18 도는 본 발명의 제 5 실시예의 제 1 변형예에 관한 메모리 셀을 나타내는 회로도.
제 19 도 (a)는 제 17 도 (a)에 나타내는 본 발명의 제 5 실시예의 제 2 변형예에 관한 메모리 셀의 동작시의 타이밍 차트를 나타내는 도면.
제 19 도 (b)는 제 17 도 (b)에 나타내는 본 발명의 제 5 실시예의 제 2 변형예에 관한 메모리 셀의 동작시의 타이밍 차트를 나타내는 도면.
제 20 도 (a), (b)는 본 발명의 제 5 실시예의 제 4 변형예에 관한 메모리 셀을 나타내는 회로도.
제 21 도 (a)는 본 발명의 제 6 실시예에 관한 비트선의 제어회로를 나타내는 회로도.
제 21 도 (b)는 본 발명의 제 6 실시예의 제 1 변형예에 관한 비트선의 제어회로를 나타내는 회로도.
제 22 도 (a)는 본 발명의 제 7 실시예에 관한 센스 앰프를 나타내는 회로도.
제 22 도 (b)는 본 발명의 제 7 실시예에 관한 판독기간 전반의 센스 앰프의 등가회로를 나타내는 회로도.
제 22 도 (c)는 본 발명의 제 7 실시예에 관한 판독기간 후반의 센스 앰프의 등가회로를 나타내는 회로도.
제 23 도는 본 발명에 관한 SRAM 반도체 집적회로장치의 판독시 전류 흐름의 모식도로서, (a)는 SRAM 장치이며, (b)는 타이밍 차트이다.
제 24 도는 본 발명에 관한 SRAM 반도체 집적회로장치의 기입시의 상호결합 트랜지스터의 소스선의 전위 모식도를 나타내고,
(a)는 공통형의 소스선을 가지는 메모리 셀의 모식도이며,
(b)는 분리형 소스선을 가지는 메모리 셀의 모식도이다.
제 25 도는 본 발명의 실시예에 관한 반도체 집적회로장치의 전체 구성도.
제 26 도는 본 발명의 실시예에 관한 칼럼회로를 나타내는 블록 구성도.
제 27 도 (a)는 본 발명의 실시예에 관한 비트선의 선택회로를 나타내는 회로도.
제 27 도 (b)는 본 발명의 실시예에 관한 접지선의 선택회로를 나타내는 회로도.
제 28 도 (a), (b)는 본 발명의 실시예에 관한 센스 앰프 전단의 선택회로를 나타내는 회로도.
제 29 도는 본 발명의 제 1 실시예 및 제 2 실시예에 관한 메모리 셀의 동작시의 타이밍 차트를 나타내는 도면.
제 30 도는 본 발명의 제 3 실시예 및 제 4 실시예에 관한 메모리 셀의 동작시의 타이밍 차트를 나타내는 도면.
제 31 도는 종래의 메모리 셀을 나타내는 회로도.
제 32 도는 종래의 SRAM 장치의 판독시의 전류 흐름의 모식도를 나타내며,
(a)는 제 1 종래형 SRAM 장치의 모식도이며,
(b)는 제 1 종래형 SRAM 장치의 타이밍 차트이며,
(c)는 제 2 종래형 SRAM 장치의 모식도이며,
(d)는 제 2 종래형 SRAM 장치의 타이밍 차트이다.
제 33 도는 종래의 SRAM 장치의 기입동작의 모식도.
*도면의 주요부분에 대한 부호의 설명*
P1 : 제 1 부하트랜지스터 P2 : 제 2 부하트랜지스터
N1 : 제 1 구동트랜지스터 N2 : 제 2 구동트랜지스터
N3 : 제 1 스위치 P3 : 제 1 반전형 스위치
N14 : 제 2 스위치 P14 : 제 2 반전형 스위치
N24 : 제 2 스위치 P24 : 제 2 반전형 스위치
N54 : 제 2 스위치 P54 : 제 2 반전형 스위치
N15 : 제 3 스위치 N25 : 제 3 스위치
P25 : 제 3 반전형 스위치 N35 : 제 3 스위치
N55 : 제 3 스위치 P55 : 제 3 반전형 스위치
N26 : 제 4 스위치 N46 : 제 4 스위치
N56 : 제 4 스위치 P56 : 제 4 반전형 스위치
N81 : 제 5 스위치 P81 : 제 5 반전형 스위치
N82 : 제 6 스위치 P82 : 제 6 반전형 스위치
V1 : 제 1 기억노드 V2 : 제 2 기억노드
V3 : 제 1 접속점 V53 : 제 1 접속점
V4 : 제 2 접속점 V54 : 제 2 접속점
WL : 워드선 WL(m) : 워드선
WLn : 워드선 WLp : 워드선
WLr : 판독용 워드선 WLw : 기입용 워드선
WT : 기입제어선 WT(m) : 기입제어선
BL : 비트선 BL(n) : 비트선
BLn : 비트선 BLp : 비트선
BLr : 판독용 비트선 BLw : 기입용 비트선
/BL : 비트상보선 /BL(n) : 비트상보선
/BLn : 비트상보선 /BLp : 비트상보선
/BLr : 판독용 비트상보선 /BLw : 기입용 비트상보선
Vcc : 제 1 전원 Vss : 제 2 전원
Vs1 : 제 3 전원 Vs1(n) : 제 3 전원
Vs2 : 제 4 전원 Vs2(n) : 제 4 전원
Vsm : 제 5 전원 Vm : 제 6 전원
Vx1 : 접지전위 Vu1 : 제 1 하이데이터 전위
Vu2 : 제 2 하이데이터 전위 Vu3 : 접지선 제어전위
A1 : 비트선 제어회로 A2 : 비트선 제어회로
WE : 기입요구 RE : 판독요구
Din : 기입데이터 pBL(k) : 전비트선
/pBL(k) : 전비트상보선 P61 : 제 1 P형 스위치
P62 : 제 2 P형 스위치 P63 : 제 3 P형 스위치
P64 : 제 4 P형 스위치 N61 : 제 1 N형 스위치
N62 : 제 2 N형 스위치 N63 : 제 3 N형 스위치
N64 : 제 4 N형 스위치 N65 : 제 5 N형 스위치
N66 : 제 6 N형 스위치 Dout : 판독데이터
/Dout : 판독참조 데이터 pDout : 센스 앰프의 출력
/pDout : 센스앰프의 참조출력 XSA : 센스 앰프의 활성화 신호
EQ : 센스 앰프의 이퀄라이즈 신호 RD(k) : 공통데이터선
/RD(k) : 공통데이터 참조선 P71 : 제 1 부하트랜지스터
P72 : 제 2 부하트랜지스터 N71 : 제 1 구동트랜지스터
N72 : 제 2 구동트랜지스터 N73 : 제 3 트랜지스터
N74 : 제 4 트랜지스터 N75 : 제 5 트랜지스터
N76 : 제 1 스위치 N77 : 제 2 스위치
N78 : 제 6 트랜지스터 N79 : 제 7 트랜지스터
B : 접지선 제어회로 PB1 : 제 1 P형 스위치
PB2 : 제 2 P형 스위치 PB3 : 제 3 P형 스위치
PB4 : 제 4 P형 스위치 NB1 : 제 1 N형 스위치
NB2 : 제 2 N형 스위치 NB3 : 제 3 N형 스위치
NB4 : 제 4 N형 스위치 NB5 : 제 5 N형 스위치
NB6 : 제 6 N형 스위치 pVs1(k) : 제 1 전접지선
pVs2(k) : 제 2 전접지선 DSW1 : 비트선의 선택회로
DSW2 : 접지선의 선택회로 DSW3 : 센스 앰프 전단의 선택회로
Add : 열어드레스 dT1 : 워드선의 상승 시간차
dT2 : 판독 데이터 출력의 시간차
상기 목적을 달성하기 위하여 본 발명은 비트선쌍을 접지전위로 함으로써 프리차지에 소비하는 전력을 불필요하게 하고, 판독동작시에 선택된 메모리 셀에 대하여 임피던스 검지용 전류를 주입함과 동시에, 메모리 셀의 구동트랜지스터의 소스전극의 전위에 대하여 반대의 전위를 유지하고 있는 상기 노드를 비트선과 차단함으로써 관통전류를 방지하는 것이며, 또 기입동작시에는 메모리 셀의 소스선의 전위를 기입데이터에 따라 접지전위보다도 높게 하는 것이다.
구체적으로 청구항 1의 발명이 강구한 해결수단은, 반도체 집적회로장치를 데이터를 기억하는 메모리 셀이 행렬형상으로 배설되어 이루어진 메모리 셀 어레이와, 상기 메모리 셀 어레이의 행방향으로 나열하는 메모리 셀을 행어드레스에 의하여 선택하는 열디코더와, 상기 메모리 셀 어레이의 열방향으로 나열하는 메모리 셀을 열어드레스에 의하여 선택하는 열회로를 구비하고, 상기 열회로는 상기 메모리 셀로부터 데이터를 판독할 때에 상기 행어드레스 및 열어드레스에 의하여 선택되는 메모리 셀에 데이터의 신호전위를 검출하기 위한 전류를 주입하는 검출전류 주입수단을 가지고 있는 구성으로 하는 것이다.
청구항 1의 구성에 의하여 검출전류 주입수단은 메모리 셀로부터 데이터를 판독할 때에 선택된 메모리 셀에 대하여 데이터의 신호전위를 검출하기 위한 전류를 주입하기 때문에 메모리 셀의 임피던스를 검지함으로써 이 임피던스의 값에 따라 선택된 메모리 셀의 데이터를 판정할 수 있다.
또 판독기간에 활성화된 행방향으로 나열하는 메모리 셀로부터 신호전위의 전하가 유출하지 않으므로 메모리 셀에 대한 프리차지를 실행할 필요가 없어진다.
청구항 2의 발명은, 청구항 1의 구성에서의 상기 검출전류 주입수단이 메모리 셀로부터 데이터를 판독하는 데이터 판독기간에 선택된 상기 메모리 셀에 임피던스를 검지하기 위한 전류를 주입하는 센스 앰프인 구성을 부가하는 것이다.
청구항 2의 구성에 의하여 검출전류 주입수단이 선택된 메모리 셀에 임피던스를 검지하기 위한 전류를 주입하는 센스 앰프이기 때문에 선택된 메모리 셀의 신호전위를 임피던스의 차로서 확실하게 검출할 수 있다.
청구항 3의 발명은, 청구항 2의 구성에 상기 센스 앰프는 선택된 상기 메모리 셀로부터 데이터를 판독한 후에 이 메모리 셀에 주입된 전류를 폐기하는 구성을 부가하는 것이다.
청구항 3의 구성에 의하여 센스 앰프는 메모리 셀로부터 데이터를 판독한 후에 선택된 메모리 셀에 주입된 임피던스를 검지하기 위한 전류를 폐기하기 때문에 선택된 메모리 셀의 전위를 판독하기 전의 상태로 되돌릴 수 있다.
청구항 4의 발명은, 청구항 2 또는 3의 구성에 상기 센스 앰프는 제 1 도전형 트랜지스터쌍 및 제 2 도전형 트랜지스터쌍으로 구성되는 인버터회로가 플립플롭 접속되어 이루어지고, 상기 제 1 도전형 트랜지스터쌍의 소스전극쌍은 어드레스가 특정된 상기 메모리 셀의 데이터가 입력되는 입력쌍이 되며, 상기 제 2 도전형 트랜지스터쌍의 소스전극쌍의 공통접점은 소정의 활성화 신호에 의하여 제어되는 제 2 도전형의 제 1 트랜지스터를 통하여 전원에 접속되고, 상기 인버터회로의 출력쌍은 상기 활성화신호에 의하여 제어되는 제 1 도전형의 제 1 트랜지스터 및 제 1 도전형의 제 2 트랜지스터를 통하여 상기 전원에 각각 접속되어 있으며, 상기 데이터 판독기간에 상기 제 2 도전형의 제 1 트랜지스터와 상기 제 1 도전형의 제 1 및 제 2 트랜지스터와는 동시에 활성화되지 않는 구성을 부가하는 것이다.
청구항 4의 구성에 의하여 제 2 도전형의 제 1 트랜지스터와 제 1 도전형의 제 1 및 제 2 트랜지스터와는 동시에 활성화되지 않기 때문에 센스 앰프의 활성화 신호가 온이 되어 있는 기간은 입력쌍의 임피던스 특성의 차를 검지하는 전위차가 생기게 되고, 이 활성화신호가 오프가 되어 있는 기간은 플립플롭회로가 활성화되어 검지한 전위차를 증폭함과 동시에 주입된 전하는 폐기할 수 있다.
청구항 5의 발명은, 청구항 1 또는 3의 구성에 상기 메모리 셀 어레이는 열방향으로 나열하는 상기 메모리 셀을 제어하는 제 1 제어선 및 제 2 제어선을 가지고 있고, 상기 열회로는 상기 메모리 셀로부터 데이터를 판독할 때에 상기 제 1 제 어선 및 제 2 제어선에 제 1 전위를 인가하고, 상기 메모리 셀에 데이터를 기입할 때에 상기 제 1 제어선에 상기 제 1 전위 또는 제 2 전위를 인가하며, 또 상기 제 2 제어선에 제 3 전위를 인가하는 비트선 제어회로를 가지고 있는 구성을 부가하는 것이다.
청구항 5의 구성에 의하여 메모리 셀 어레이는 열방향으로 나열하는 상기 메모리 셀을 제어하는 제 1 제어선 및 제 2 제어선을 가지고 있고, 메모리 셀로부터 데이터를 판독할 때에 제 1 제어선 및 제 2 제어선에 제 1 전위를 인가하고 있기 때문에 제 1 제어선 및 제 2 제어선을 접지전위로 할 수 있다. 또, 메모리 셀에 데이터를 기입할 때에 제 1 제어선에 제 1 전위 또는 제 2 전위를 인가하고, 또 제 2 제어선에 제 3 전위를 인가하는 비트선 제어회로를 가지고 있기 때문에 제 1 제 어선에는 로우 데이터 또는 하이 데이터를 인가하며, 또 제 2 제어선에 기입을 제어하는 제어전위를 인가할 수 있다.
청구항 6의 발명은, 청구항 5의 구성에 상기 메모리 셀은 제 1 전원에 접속된 제 1 부하트랜지스터, 이 제 1 부하트랜지스터와 쌍을 이루는 제 2 부하트랜지스터, 제 2 전원에 접속된 제 1 구동트랜지스터 및 이 제 1 구동트랜지스터와 쌍을 이루는 제 2 구동트랜지스터가 플립플롭 접속되어 이루어지고, 상기 제 1 부하트랜지스터에 접속되며, 신호전위를 유지하는 제 1 기억노드와, 상기 제 2 부하트랜지스터에 접속되고, 이 제 1 기억노드와는 상보관계의 신호전위를 유지하는 제 2 기억노드와, 상기 제 1 기억노드와 상기 제 1 제어선과의 사이에 직렬로 접속되어 있고, 제 3 제어선에 의하여 제어되고, 한쪽의 소스/드레인 전극이 상기 제 1 제어선에 접속되어 있는 제 1 스위치 트랜지스터와, 상기 제 2 제어선에 의하여 제어되고, 한쪽의 소스/드레인 전극이 상기 제 1 기억노드에 접속되며 다른 쪽의 소스/드레인전극이 상기 제 1 스위치 트랜지스터의 다른 쪽 소스/드레인 전극에 접속되어 있는 제 2 스위칭 트랜지스터를 가지고, 상기 제 2 스위치 트랜지스터는 상기 제 1 기억노드와 상기 제 1 구동트랜지스터와의 사이에 직렬로 접속되어 있는 구성을 부가하는 것이다.
청구항 6의 구성에 의하여 제 2 스위치 트랜지스터는 제 1 기억노드와 제 1 구동트랜지스터와의 사이에 직렬로 접속되어 있기 때문에 제 1 기억노드가 제 1 제 어선으로부터 차단되므로, 프리차지의 전위를 접지전위에 설정할 수 있음과 동시에, 판독기간에 제 1 제어선이 활성화되어도 제 1 기억노드의 전위가 상승하지 않게 되고, 그 결과, 메모리 셀에는 관통전류가 흐르지 않게 된다.
청구항 7의 발명은, 청구항 6의 구성에 상기 제 2 스위치 트랜지스터의 임계치전압은 상기 제 1 구동트랜지스터, 제 2 구동트랜지스터 및 제 1 스위치 트랜지스터중 어느 하나의 임계치 전압보다도 낮게 되도록 설정되어 있는 구성을 부가하는 것이다.
청구항 7의 구성에 의하여 기입동작시에 제 2 제어선에 의하여 활성화되는 제 2 스위치 트랜지스터의 임계치전압이 낮게 되도록 설정되어 있기 때문에 제 2 제어선에 인가되는 제 3 전위보다도 높은 전위가 불필요하게 된다.
청구항 8의 발명은 청구항 6 또는 7의 구성에 상기 제 2 부하트랜지스터의 크기는 상기 제 1 부하트랜지스터 및 제 2 구동트랜지스터의 어느 하나의 크기보다도 작게 되도록 설정되어 있는 구성을 부가하는 것이다.
청구항 8의 구성에 의하여 제 1 기억노드의 전위에 의하여 제어되는 제 2 부하트랜지스터의 크기가 작게 설정되어 있기 때문에 제 2 부하트랜지스터의 동작속도가 빨라진다.
청구항 9의 발명은 청구항 6∼8의 구성에 상기 메모리 셀은 상기 제 2 기억노드와 상기 제 2 전원과의 사이에 상기 제 2 구동트랜지스터와 병렬로 접속되어 있고, 상기 제 1 스위치 트랜지스터와 상기 제 2 스위치 트랜지스터의 접속점의 전위에 의하여 제어되는 제 3 스위치 트랜지스터를 더 가지고 있는 구성을 부가하는 것이다.
청구항 9의 구성에 의하여 제 1 제어선에 의하여 제어되는 제 3 스위치 트랜지스터가 제 2 기억노드와 접지전위가 되는 제 2 전원과의 사이에 접속되기 때문에 제 3 스위치 트랜지스터는 제 1 기억노드에 의하여 제어되는 제 2 구동트랜지스터보다도 먼저 동작하기 시작하게 된다.
청구항 10의 발명은 청구항 6∼9의 구성에 상기 제 1 전원은 강압회로에 의하여 강압되어 있는 구성을 부가하는 것이다.
청구항 10의 구성에 의하여 메모리 셀에 인가되는 전위는 통상의 전원전위인 제 1 전원의 전위보다도 낮아진다.
청구항 11의 발명은 청구항 10의 구성에 상기 강압회로는 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형이 반전되어 이루는 메모리 셀인 구성을 부가하는 것이다.
청구항 11의 구성에 의하여 도전형이 반전된 메모리 셀과 반전되어 있지 않는 메모리 셀이 직렬로 접속되기 때문에 통상의 전원전위인 제 1 전원의 전위가 인가됨으로써, 직렬접속된 2개의 메모리 셀을 안정되게 구동할 수 있다.
청구항 12의 발명은 청구항 6∼11의 구성에 상기 제 2 제어선에 접속되어 있는 메모리 셀의 수가 상기 제 1 제어선 및 상기 제 2 제어선에 접속되어 있는 메모리 셀의 수보다도 많아지는 구성을 부가하는 것이다.
청구항 12의 구성에 의하여 제 3 제어선에 접속되는 메모리 셀의 수가 증가하고, 제 1 및 제 2 제어선쌍에 접속되는 메모리 셀의 수가 감소하기 때문에 제 3 제어선의 개수가 적어지므로 행어드레스의 디코드를 빨리 실행하게 된다.
청구항 13의 발명은 청구항 5의 구성에 상기 메모리 셀은 제 1 전원에 접속된 제 1 부하트랜지스터, 이 제 1 부하트랜지스터와 쌍을 이루는 제 2 부하트랜지스터, 제 2 전원에 접속된 제 1 구동트랜지스터 및 이 제 1 구동트랜지스터와 쌍을이루는 제 2 구동트랜지스터가 플립플롭 접속되어 이루어지고, 상기 제 1 부하트랜지스터에 접속되며, 신호전위를 유지하는 제 1 기억노드와, 상기 제 2 부하트랜지스터에 접속되고, 이 제 1 기억노드와는 상보관계의 신호전위를 유지하는 제 2 기억노드와, 상기 제 2 기억노드와 상기 제 1 제어선 사이에 직렬로 접속되어 있으며, 상기 제 3 제어선에 의하여 제어되고, 한쪽의 소스/드레인 전극이 상기 제 1 제어선에 접속되어 있는 제 1 스위치 트랜지스터와, 상기 제 2 제어선에 의하여 제어되고, 한쪽의 소스/드레인 전극이 상기 제 2 기억노드에 접속되며 다른 쪽의 소스/드레인전극이 상기 제 2 기억노드에 접속되고, 다른 쪽의 소스/드레인전극이 상기 제 1 스위치 트랜지스터의 다른 쪽 소스/드레인 전극에 접속되어 있는 제 2 스위치 트랜지스터와, 상기 제 1 스위치 트랜지스터와 상기 제 2 전원과의 사이에 직렬로 접속되어 있고, 제 1 기억노드에 의하여 제어되는 제 3 스위치 트랜지스터를 가지고 있는 구성을 부가하는 것이다.
청구항 13의 구성에 의하여 제 2 제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 제 2 기억노드에 접속되고 다른 쪽의 소스/드레인전극이 제 1 스위치 트랜지스터의 다른 쪽의 소스/드레인 전극에 접속되어 있는 제 2 스위치 트랜지스터와, 제 1 스위치 트랜지스터와 제 2 전원과의 사이에 직렬로 접속되어 있고, 제 1 기억노드에 의하여 제어되는 제 3 스위치 트랜지스터를 가지고 있기 때문에 제 1 기억노드가 제 1 제어선으로부터 차단되므로 프리차지의 전위를 접지전위에 설정할 수 있음과 동시에 판독시에 제 1 제어선이 활성화되어도 제 1 기억노드의 전위가 상승하지 않게 되고, 메모리 셀에는 관통전류가 흐르지 않게 된다.
청구항 14의 발명은 청구항 13의 구성에 상기 제 1 부하트랜지스터의 크기는 상기 제 2 부하트랜지스터의 크기보다도 작게 되도록 설정되어 있는 구성을 부가하는 것이다.
청구항 14의 구성에 의하여 제 2 기억노드의 전위에 의하여 제어되는 제 1 부하트랜지스터의 크기가 작게 되도록 설정되어 있기 때문에 제 1 부하트랜지스터의 동작속도가 빨라진다.
청구항 15의 발명은, 청구항 13 또는 14의 구성에 상기 메모리 셀은 상기 제 1 기억노드와 상기 제 2 전원 사이에 상기 제 1 구동트랜지스터와 병렬로 접속되어 있고, 상기 제 1 스위치 트랜지스터와 상기 제 2 스위치 트랜지스터와의 접속점의 전위에 의하여 제어되는 제 4 스위치 트랜지스터를 더 가지고 있는 구성을 부가하는 것이다.
청구항 15의 구성에 의하여 제 1 제어선에 의하여 활성화되고, 제 1 및 제 2 스위치 트랜지스터의 접속점의 전위에 의하여 제어되는 제 4 스위치 트랜지스터가 제 1 기억노드와 접지전위가 되는 제 2 전원과의 사이에 접속되기 때문에 제 4 스위치 트랜지스터는 제 2 기억노드에 의하여 제어되는 제 1 구동트랜지스터보다도 먼저 동작하기 시작하게 된다.
청구항 16의 발명은 청구항 13∼15의 구성에 상기 제 1 전원은 강압회로에 의하여 강압되어 있는 구성을 부가하는 것이다.
청구항 16의 구성에 의하여 메모리 셀에 인가되는 전위는 통상의 전원전위인 제 1 전원의 전위보다도 낮아진다.
청구항 17의 발명은 청구항 16의 구성에 상기 강압회로는 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형이 반전되어 이루는 메모리 셀인 구성을 부가하는 것이다.
청구항 17의 구성에 의하여 도전형이 반전된 메모리 셀과 반전되어 있지 않는 메모리 셀이 직렬로 접속되기 때문에 통상의 전원전위인 제 1 전원의 전위가 인가됨으로써 직렬접속된 2개의 메모리 셀을 안정되게 구동할 수 있다.
청구항 18의 발명은 청구항 13∼17의 구성에 상기 제 3 제어선에 접속되어 있는 메모리 셀의 수는 상기 제 1 제어선 및 제 2 제어선에 접속되어 있는 메모리 셀의 수보다도 많아지는 구성을 부가하는 것이다.
청구항 18의 구성에 의하여 제 3 제어선에 접속되는 메모리 셀의 수가 증가하고, 제 2 및 제 3 제어선쌍에 접속되는 메모리 셀의 수가 감소하기 때문에 제 3 제어선의 개수가 적어지므로 행어드레스의 디코드를 빠르게 실행하게 된다.
청구항 19의 발명이 강구한 해결수단은 메모리 셀이 행렬형상으로 배설되어 이루어진 메모리 셀 어레이를 구비한 반도체 집적회로장치를 대상으로 하고, 상기 메모리 셀은 게이트전극과 드레인전극이 상호결합되어 있는 제 1 트랜지스터 및 제 2 트랜지스터로 구성되는 트랜지스터쌍을 포함하고, 상기 메모리 셀에 데이터를 기입할 때에 상기 트랜지스터쌍 중 다른 트랜지스터에 비해 보다 높은 온 상태에 있는 트랜지스터의 게이트 · 소스간 전압차의 절대값이 작아지도록 상기 보다 높은 온상태에 있는 트랜지스터의 소스전극의 전위를 변동시키는 소스전위 변동수단을 구비하고 있는 구성으로 하는 것이다.
청구항 19의 구성에 의하면 메모리 셀에 데이터를 기입할 때에 트랜지스터쌍중 다른 트랜지스터에 비해 보다 높은 온 상태에 있는 트랜지스터의 게이트 · 소스간 전압차의 절대값이 작아지도록 상기 보다 높은 온 상태에 있는 트랜지스터의 소스전극의 전위를 변동시키는 소스전위 변동수단을 구비하고 있기 때문에 트랜지스터쌍 중 다른 트랜지스터에 비해 보다 높은 온 상태에 있는 트랜지스터가 다른 트랜지스터보다도 오프 상태가 되므로 신호전위의 래치능력이 저하한다.
청구항 20의 발명은 청구항 19의 구성에 상기 트랜지스터쌍은 소스전극이 공유되어 있는 구성을 부가하는 것이다.
청구항 21의 발명은 청구항 19의 구성에 상기 트랜지스터쌍은 소스전극이 분리되어 있는 구성을 부가하는 것이다.
청구항 22의 발명은 청구항 21의 구성에 상기 소스전위 변동수단은 상기 트랜지스터쌍 중 다른 트랜지스터에 비해 보다 높은 오프 상태에 있는 트랜지스터의 게이트 · 소스간 전압차의 절대값이 커지도록 상기 보다 높은 오프 상태에 있는 트랜지스터의 소스전극의 전위를 변동시키는 구성을 부가하는 것이다.
청구항 22의 구성에 의하여 소스전위 변동수단은 트랜지스터쌍 중 다른 트랜지스터에 비해 보다 높은 오프 상태에 있는 트랜지스터의 게이트 · 소스간 전압차의 절대값이 커지도록 상기 보다 높은 오프 상태에 있는 트랜지스터의 소스전극의 전위를 변동시키기 때문에 트랜지스터쌍 중 다른 트랜지스터에 비해 보다 높은 오프상태에 있는 트랜지스터가 다른 트랜지스터보다도 온 상태가 되므로 신호전위의 래치능력이 저하한다.
청구항 23의 발명은 청구항 22의 구성에 상기 메모리 셀에서의 상기 제 1 트랜지스터는 드레인전극이 제 1 기억노드에 접속된 제 1 구동트랜지스터이며, 상기 제 2 트랜지스터는 드레인전극이 상기 제 1 기억노드의 상보관계에 있는 제 2 기억노드에 접속된 제 2 구동트랜지스터이며, 상기 메모리 셀은 상호 게이트전극과 소스전극이 상호결합되고, 한쪽의 소스/드레인전극이 제 1 전원에 접속되고 다른 쪽의 소스/드레인전극이 상기 제 1 기억노드에 접속된 제 1 부하트랜지스터와, 한쪽의 소스/드레인전극이 제 1 전원에 접속되며 다른 쪽의 소스/드레인전극이 상기 제 1 기억노드에 접속된 제 2 부하트랜지스터를 가지고 있고, 상기 소스전위 변동수단은 제 1 기억노드에 상기 제 1 구동트랜지스터의 소스/드레인전극과 반대의 신호전위를 기입할 때에는 상기 제 3 전원에 접지선 제어전위를 인가하며, 또 상기 제 4 전원에 상기 제 2 전원의 전위를 인가함과 동시에 상기 제 1 기억노드에 제 1 구동트랜지스터의 소스/드레인전극과 같은 신호전위를 기입할 때에는 상기 제 3 전원에 상기 제 2 전원의 전위를 인가하고, 또 상기 제 4 전원에 상기 접지선 제어전위를 인가하는 접지선 제어회로인 구성을 부가하는 것이다.
청구항 23의 구성에 의하여 소스전위 변동수단은 접지선 제어회로로서, 제 1 기억노드에 제 1 구동트랜지스터의 소스/드레인전극과 반대의 신호전위를 기입할 때에는 제 3 전원에 접지선 제어전위를 인가하고, 또 제 4 전원에 제 2 전원의 전위를 인가함과 동시에 제 1 기억노드에 제 1 구동트랜지스터의 소스/드레인전극과 같은 신호전위를 기입할 때에는 제 3 전원에 제 2 전원의 전위를 인가하며, 또 제 4 전원에 접지선 제어전위를 인가하기 때문에 제 1 또는 제 2 기억노드의 신호전위의 래치능력을 확실하게 저하시킬 수 있다.
청구항 24의 발명은, 청구항 19∼23의 구성에 상기 메모리 셀 어레이는 열방향으로 나열하는 상기 메모리 셀을 제어하는 제 1 제어선 및 제 2 제어선을 가지고 있고, 상기 메모리 셀로부터 데이터를 판독할 때에 상기 제 1 제어선 및 제 2 제어선에 제 1 전위를 인가하며, 상기 메모리 셀에 데이터를 기입할 때에 상기 제 1 제어선에 상기 제 1 전위 또는 제 2 전위를 인가하고, 또 상기 제 2 제어선에 제 3 전위를 인가하는 비트선 제어회로를 구비하고 있는 구성을 부가하는 것이다.
청구항 24의 구성에 의하여 메모리 셀 어레이는 열방향으로 나열하는 상기 메모리 셀을 제어하는 제 1 제어선 및 제 2 제어선을 가지고 있고, 메모리 셀로부터 데이터를 판독할 때에 제 1 제어선 및 제 2 제어선에 제 1 전위를 인가하고 있기 때문에 제 1 제어선 및 제 2 제어선을 접지전위로 할 수 있다. 또 메모리 셀에 데이터를 기입할 때에 제 1 제어선에 제 1 전위 또는 제 2 전위를 인가하고, 또 제 2 제어선에 제 3 전위를 인가하는 비트선 제어회로를 가지고 있기 때문에 제 1 제어선에는 로우 데이터 또는 하이 데이터를 인가하고, 또 제 2 제어선에 기입을 제어하는 제어전위를 인가할 수 있다.
청구항 25의 발명은 청구항 24의 구성에 상기 메모리 셀은 상기 제 1 기억노드와 상기 제 1 제어선과의 사이에 직렬로 접속되어 있고, 제 3 제어선에 의하여 제어되며, 한쪽의 소스/드레인전극이 상기 제 1 제어선에 접속되어 있는 제 1 스위치 트랜지스터와, 상기 제 2 제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제 1 기억노드에 접속되며 다른 쪽의 소스/드레인전극이 상기 제 1 스위치 트랜지스터의 다른 쪽의 소스/드레인전극에 접속되어 있는 제 2 스위치 트랜지스터를 가지고, 상기 제 2 스위치 트랜지스터는 상기 제 1 기억노드와 상기 제 1 구동트랜지스터와의 사이에 직렬로 접속되어 있는 구성을 부가하는 것이다.
청구항 25의 구성에 의하여 제 2 스위치 트랜지스터는 제 1 기억노드와 제 1 제어선과의 사이에 직렬로 접속되어 있기 때문에 제 1 기억노드가 제 1 제어선으로부터 차단되므로 프리차지의 전위를 접지전위에 설정할 수 있음과 동시에, 기입기간에 제 1 제어선이 활성화되어도 제 1 노드의 전위가 상승하지 않게 되고, 메모리 셀에는 관통전류가 흐르지 않게 된다.
청구항 26의 발명은 청구항 25의 구성에 서로 인접하는 상기 메모리 셀은 상기 제 3 전원과 상기 제 4 전원에 공통으로 접속되어 있는 구성을 부가하는 것이다.
청구항 26의 구성에 의하여 서로 인접하는 메모리 셀은 제 3 전원선과 제 4 전원선을 공유하고 있기 때문에 이들 전원선의 개수를 줄일 수 있다.
청구항 27의 발명은 청구항 25 또는 26의 구성에 상기 제 2 스위치 트랜지스터의 임계치 전압은 상기 제 1 구동트랜지스터, 제 2 구동트랜지스터 및 제 1 스위치 트랜지스터의 어느 하나의 임계치 전압보다도 낮게 되도록 설정되어 있는 구성을 부가하는 것이다.
청구항 27의 구성에 의하여 기입 동작시에 제 2 제어선에 의하여 활성화되는 제 2 스위치 트랜지스터의 임계치 전압이 낮게 되도록 설정되어 있기 때문에 제 2 제어선이 인가되는 제 3 전위보다도 높은 전위가 불필요하게 된다.
청구항 28의 발명은 청구항 24∼27의 구성에 상기 제 2 부하트랜지스터의 크기는 상기 제 1 부하트랜지스터 및 제 2 구동트랜지스터의 어느 크기보다도 작게 되도록 설정되어 있는 구성을 부가하는 것이다.
청구항 28의 구성에 의하여 제 1 기억노드의 전위에 의하여 제어되는 제 2 부하트랜지스터의 크기가 작게 설정되어 있기 때문에 제 2 부하트랜지스터의 동작속도가 빨라진다.
청구항 29의 발명은 청구항 25∼28의 구성에 상기 제 2 제어선은 상기 제 3 제어선과 평행하게 배치되어 있고, 상기 제 4 전원에 접속되어 있는 전원선과 상기 제 1 제어선과는 열어드레스를 디코드하기 위한 상기 메모리 셀의 비트선쌍을 이루는 구성을 부가하는 것이다.
청구항 29의 구성에 의하여 기입시의 제어선이 되는 제 2 제어선이 제 3 제어선에 대하여 평행이 되도록 배치되기 때문에 행방향보다도 열방향으로 많은 메모리 셀이 접속되어 있는 메모리 셀 어레이의 경우에는, 제 2 제어선에 접속되는 메모리 셀의 수가 줄게 된다.
또 기입 대상이 되는 메모리 셀은 제 1 제어선과 제 2 제어선이 교차하는 메모리 셀에 한정되게 된다.
청구항 30의 발명은 청구항 29의 구성에 상기 제 2 제어선은 복수의 동일 열의 상기 메모리 셀에 의하여 공유되어 있는 구성을 부가하는 것이다.
청구항 30의 구성에 의하여 제 2 제어선이 복수의 동일 열의 메모리 셀에 의하여 공유되기 때문에 제 2 제어선의 개수가 줄게 된다.
청구항 31의 발명은 청구항 25∼30에 상기 메모리 셀은 상기 제 2 기억노드와 상기 제 4 전원과의 사이에 상기 제 2 구동트랜지스터에 평행으로 접속되어 있고, 상기 제 1 스위치 트랜지스터와 상기 제 2 스위치 트랜지스터와의 접속점의 전위에 의하여 제어되는 제 3 스위치 트랜지스터를 더 가지고 있는 구성을 부가하는 것이다.
청구항 31의 구성에 의하여 제 1 제어선에 의하여 제어되는 제 3 스위치 트랜지스터가 제 2 기억노드와 접지전위가 되는 제 2 전원과의 사이에 접속되기 때문에 제 3 스위치 트랜지스터는 제 1 기억노드에 의하여 제어되는 제 2 구동트랜지스터보다도 먼저 동작하기 시작하게 된다.
청구항 32의 발명은 청구항 25∼31에 상기 제 1 전원은 강압회로에 의하여 강압되어 있는 구성을 부가하는 것이다.
청구항 32의 구성에 의하여 메모리 셀에 인가되는 전위는 통상의 전원전위인 제 1 전원의 전위보다도 낮아진다.
청구항 33의 발명은 청구항 32에 상기 강압회로는 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형이 반전되어 이루어진 메모리 셀인 구성을 부가하는 것이다.
청구항 33의 구성에 의하여 도전형이 반전된 메모리 셀과 반전되어 있지 않는 메모리 셀이 직렬로 접속되기 때문에 통상의 전원전위이며 제 1 전원의 전위가 인가됨으로써 직렬접속된 2개의 메모리 셀을 안정되게 구동할 수 있다.
청구항 34의 발명은 청구항 25∼33에 상기 제 3 제어선에 접속되어 있는 메모리 셀의 수는 상기 제 1 제어선 및 제 2 제어선에 접속되어 있는 메모리 셀의 수보다도 많아지는 구성을 부가하는 것이다.
청구항 34의 구성에 의하여 제 3 제어선에 접속되는 메모리 셀의 수가 증가하고, 제 1 및 제 2 제어선쌍에 접속되는 메모리 셀의 수가 줄기 때문에 제 3 제어선의 개수가 적어지므로 행어드레스의 디코드를 빠르게 실행할 수 있게 된다.
청구항 35의 발명은 청구항 24의 구성에, 상기 메모리 셀은 상기 제 2 기억노드와 상기 제 1 제어선과의 사이에 직렬로 접속되어 있고, 상기 제 3 제어선에 의하여 제어되며, 한쪽의 소스/드레인 전극이 상기 제 1 제어선에 접속되어 있는 제 1 스위치 트랜지스터와, 상기 제 2 제어선에 의하여 제어되고, 한쪽의 소스/드레인 전극이 상기 제 2 기억노드에 접속되며 다른 쪽의 소스/드레인 전극이 상기 제 1 스위치 트랜지스터의 다른 쪽의 소스/드레인 전극에 접속되어 있는 제 2 스위치 트랜지스터와, 상기 제 1 스위치 트랜지스터와 상기 제 3 전원과의 사이에 직렬로 접속되어 있으며, 상기 제 1 기억노드에 의하여 제어되는 제 3 스위치 트랜지스터를 가지고 있는 구성을 부가하는 것이다.
청구항 35의 구성에 의하여 제 2 제어선에 의하여 제어되고, 한쪽의 소스/드레인 전극이 제 2 기억노드에 접속되고 다른 쪽의 소스/드레인 전극이 제 1 스위치 트랜지스터의 다른 쪽의 소스/드레인 전극에 접속되어 있는 제 2 스위치 트랜지스터와, 제 1 스위치 트랜지스터와 제 2 전원과의 사이에 직렬로 접속되어 있고, 제 1 기억노드에 의하여 제어되는 제 3 스위치 트랜지스터를 가지고 있기 때문에 제 1 기억노드가 제 1 제어선으로부터 차단되므로 프리차지의 전위를 접지전위에 설정할수 있음과 동시에 판독시에 제 1 제어선이 활성화되어도 제 1 기억노드의 전위가 상승하지 않게 되고, 메모리 셀에는 관통전류가 흐르지 않게 된다.
청구항 36의 발명은 청구항 35의 구성에 서로 인접하는 상기 메모리 셀은 상기 제 3 전원과 상기 제 4 전원에 공통으로 접속되어 있는 구성을 부가하는 것이다.
청구항 36의 구성에 의하여 서로 인접하는 메모리 셀은 제 3 전원선과 제 4 전원선을 공유하고 있기 때문에 이들 전원선의 개수가 줄게 된다.
청구항 37의 발명은 청구항 35 또는 36의 구성에 상기 제 1 부하트랜지스터의 크기는 상기 제 2 부하트랜지스터의 크기보다도 작게 되도록 설정되어 있는 구성을 부가하는 것이다.
청구항 37의 구성에 의하여 제 2 기억노드의 전위에 의하여 제어되는 제 1 부하트랜지스터의 크기가 작게 설정되어 있기 때문에 제 1 부하트랜지스터의 동작속도가 빨라진다.
청구항 38의 발명은 청구항 35∼37의 구성에 상기 제 2 제어선은 상기 제 3 제어선과 평행으로 배치되어 있고, 상기 제 4 전원에 접속되어 있는 전원선과 상기 제 1 제어선은 열어드레스를 디코드하기 위한 상기 메모리 셀의 비트선쌍을 이루는 구성을 부가하는 것이다.
청구항 38의 구성에 의하여 기입시의 제어선이 되는 제 2 제어선이 제 3 제어선에 대하여 평행이 되도록 배치되기 때문에 행방향보다도 열방향으로 많은 메모리 셀이 접속되어 있는 메모리 셀 어레이의 경우에는 제 2 제어선에 접속되는 메모리 셀의 수가 줄게 된다.
또 기입 대상이 되는 메모리 셀은 제 2 제어선과 제 1 제어선이 교차하는 메모리 셀에 한정되게 된다.
청구항 39의 발명은 청구항 38의 구성에 상기 제 2 제어선은 상기 복수의 동일 열의 상기 메모리 셀에 의하여 공유되어 있는 구성을 부가하는 것이다.
청구항 39의 구성에 의하여 제 2 제어선이 복수의 동일 열의 메모리 셀에 의하여 공유되기 때문에 제 2 제어선의 개수가 줄게 된다.
청구항 40의 발명은 청구항 35∼39의 구성에, 상기 메모리 셀은 상기 제 1 기억노드와 상기 제 3 전원과의 사이에 상기 제 1 구동트랜지스터와 병렬로 접속되어 있고, 상기 제 1 스위치 트랜지스터와 상기 제 2 스위치 트랜지스터와의 접속점의 전위에 의하여 제어되는 제 4 스위치 트랜지스터를 더 가지고 있는 구성을 부가하는 것이다.
청구항 40의 구성에 의하여 제 1 제어선에 의하여 활성화되고, 제 1 및 제 2 스위치 트랜지스터의 접속점의 전위에 의하여 제어되는 제 4 스위치 트랜지스터가 제 1 기억노드와 접지전위가 되는 제 2 전위와의 사이에 접속되기 때문에 제 4 스위치 트랜지스터는 제 2 기억노드에 의하여 제어되는 제 1 구동트랜지스터보다도 먼저 동작하기 시작하게 된다.
청구항 41의 발명은 청구항 35∼40의 구성에 상기 제 1 전원은 강압회로에 의하여 강압되어 있는 구성을 부가하는 것이다.
청구항 41의 구성에 의하여 메모리 셀에 인가되는 전위는 통상의 전원전위인제 1 전원의 전위보다도 낮아진다.
청구항 42의 발명은 청구항 41의 구성에 상기 강압회로는 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형이 반전되어 이루어진 구성을 부가하는 것이다.
청구항 42의 구성에 의하여 도전형이 반전된 메모리 셀과 반전되어 있지 않은 메모리 셀이 직렬로 접속되기 때문에 통상의 전원전위인 제 1 전원의 전위가 인가됨으로써, 직렬접속된 2개의 메모리 셀을 안정되게 구동할 수 있다.
청구항 43의 발명은 청구항 35∼42의 구성에 상기 제 3 제어선에 접속되어 있는 메모리 셀의 수는 상기 제 1 제어선 및 제 2 제어선에 접속되어 있는 메모리 셀의 수보다도 많아지는 구성을 부가하는 것이다.
청구항 43의 구성에 의하여 제 3 제어선에 접속되는 메모리 셀의 수가 증가하고, 제 1 및 제 2 제어선쌍에 접속되는 메모리 셀의 수가 줄기 때문에 제 3 제어선의 개수가 적어지므로 행어드레스의 디코드를 빠르게 실행할 수 있게 된다.
청구항 44의 발명은 청구항 19∼22의 구성에 상기 메모리 셀 어레이는 열방향으로 나열하는 상기 메모리 셀을 제어하는 제 1 제어선 및 제 2 제어선과, 행방향으로 나열하는 상기 메모리 셀을 제어하는 제 3 제어선을 가지고 있고, 상기 메모리 셀에서의 상기 제 1 트랜지스터는 드레인전극이 제 1 기억노드에 접속된 제 1 구동트랜지스터이고, 상기 제 2 트랜지스터는 드레인전극이 상기 제 1 기억노드의 상보관계에 있는 제 2 기억노드에 접속된 제 2 구동트랜지스터이며, 상기 메모리 셀은 서로의 게이트전극과 소스전극이 상호결합되고, 한쪽의 소스/드레인전극이 제1 전원에 접속되고 다른 쪽의 소스/드레인전극이 상기 제 1 기억노드에 접속된 제 1 부하트랜지스터와, 한쪽의 소스/드레인전극이 제 1 전원에 접속되고 다른 쪽의 소스/드레인전극이 상기 제 2 기억노드에 접속된 제 2 부하트랜지스터를 가지고 있으며, 상기 제 1 기억노드와 상기 제 1 제어선과의 사이에 직렬로 접속되어 있고, 상기 제 3 제어선에 의하여 제어되며, 한쪽의 소스/드레인전극이 상기 제 1 제어선에 접속되어 있는 제 1 스위치 트랜지스터와, 상기 제 2 기억노드에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제 1 스위치 트랜지스터의 다른 쪽의 소스/드레인전극에 접속되어 있는 제 2 스위치 트랜지스터와, 상기 제 2 기억노드와 상기 제 2 제어선과의 사이에 직렬로 접속되어 있으며, 상기 제 1 기억노드에 의하여 제어되는 제 3 스위치 트랜지스터와, 상기 제 1 제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제 3 스위치 트랜지스터의 한쪽의 소스/드레인전극에 접속되고 다른 쪽의 소스/드레인전극이 상기 제 2 제어선에 접속되어 있는 제 4 스위치 트랜지스터를 가지고, 상기 제 2 스위치 트랜지스터는 상기 제 1 기억노드와, 상기 제 1 구동트랜지스터와의 사이에 직렬로 접속되고, 상기 제 3 스위치 트랜지스터는 상기 제 2 기억노드와 상기 제 2 구동트랜지스터와의 사이에 직렬로 접속되어 있는 구성을 부가하는 것이다.
청구항 44의 구성에 의하여 제 2 기억노드에 의하여 제어되고, 한쪽의 소스/드레인전극이 제 1 스위치 트랜지스터의 소스/드레인전극에 접속되어 있는 제 2 스위치 트랜지스터를 가지고 있기 때문에 제 1 기억노드가 제 1 제어선으로부터 차단되므로 프리차지의 전위를 접지전위에 설정할 수 있음과 동시에, 판독기간에 제 1제어선이 활성화되어도 제 1 기억노드의 전위가 상승하지 않게 되고, 그 결과, 판독시의 메모리 셀에는 관통전류가 흐르지 않게 된다.
청구항 45의 발명은 청구항 44의 구성에 상기 메모리 셀 어레이는 서로 직렬로 접속되고, 제 1 메모리 셀과, 이 제 1 메모리 셀내의 대응하는 각 트랜지스터의 도전형이 반전된 제 1 메모리 셀을 가지고, 상기 제 1 메모리 셀 및 제 2 메모리 셀은 상기 제 1 전원의 전위의 거의 반만큼의 전위에 인가되는 구성을 부가하는 것이다.
청구항 45의 구성에 의하여 도전형이 반전된 메모리 셀과 반전되어 있지 않은 메모리 셀이 직렬로 접속되기 때문에 통상의 전원전위인 제 1 전원의 전위가 인가됨으로써 직렬접속된 2개의 메모리 셀을 안정되게 구동할 수 있다.
또 기준전위가 통상의 전원전위의 거의 반만큼의 전위가 되기 때문에 로우 데이터가 되는 기준전위가 제 1 기억노드에 기입될 때에 제 1 도전형 메모리 셀에서의 제 1 제어선에 기준전위보다도 낮은 접지전위가 인가되고, 제 2 도전형 메모리 셀에서의 제 1 제어선에 기준전위보다도 높은 전원전위가 인가되기 때문에 제 1 또는 제 2 기억노드의 래치능력은 저하한다.
청구항 46의 발명은 청구항 44 또는 45의 구성에 상기 제 1 및 제 4 스위치 트랜지스터 및 상기 제 1 및 제 2 구동트랜지스터중의 어떤 임계치전압의 절대값도 상기 제 1 및 제 2 부하트랜지스터 및 상기 제 2 및 제 3 스위치 트랜지스터의 임계치전압의 절대값보다도 작게 되도록 설정되어 있는 구성을 부가하는 것이다.
청구항 47의 발명은 청구항 44 또는 45의 구성에 상기 메모리 셀에서의 상기제 1, 제 2 및 제 3의 제어선은 판독용 제어선이며, 상기 메모리 셀 어레이는 열방향의 상기 메모리 셀에서의 기입용 제 4 제어선 및 제 5 제어선과, 행방향의 상기 메모리 셀에서의 기입용 제 6 제어선과, 상기 제 6 제어선에 의해 제어되고, 한쪽의 소스/드레인 전극이 상기 제 1 기억노드에 접속되고 다른 쪽의 소스/드레인 전극이 상기 제 4 제어선에 접속되어 있는 제 5 스위치 트랜지스터와, 상기 제 6 제어선에 의해 제어되고, 한쪽의 소스/드레인전극이 상기 제 2 기억노드에 접속되어 다른 쪽의 소스/드레인전극이 상기 제 5 제어선에 접속되어 있는 제 6 스위치 트랜지스터를 가지고 있으며, 상기 제 1 및 제 4 스위치 트랜지스터, 상기 제 1 및 제 2 구동트랜지스터 및 상기 제 5 및 제 6 스위치 트랜지스터중의 어느 임계치전압의 절대값도 상기 제 1 및 제 2 부하트랜지스터 및 상기 제 2 및 제 3 스위치 트랜지스터의 임계치전압의 절대값보다도 작게 되도록 설정되어 있는 구성을 부가하는 것이다.
(실시예)
본 발명에 관한 반도체 집적회로장치에서의 판독동작 및 기입동작의 기본사상을 도면에 기초하여 설명한다.
우선 판독동작의 기본사상을 설명한다.
제 32 도는 종래의 SRAM 장치에서의 판독시의 전류의 흐름을 모식적으로 나타내고 있다. 제 32 도 (a)에 나타내는 제 1 종래형 SRAM은 제 32 도 (b)의 타이밍 차트에 나타내는 프리차지 기간에 선택 비선택에 상관없이 프리차지 전원으로부터 메모리 셀 어레이의 모든 비트선에 대하여 전하를 공급한 후에 판독기간에서도 메모리 셀 어레이의 모든 비트선으로부터 전하를 폐기하고, 외부로부터 입력된 열어드레스를 기초로하여 선택 스위치에 의하여 선택된 비트선의 전하만을 앰프를 통하여 증폭하고 있다. 따라서, 제 1 종래형 SRAM은 프리차지의 소비전류는 그 일부가 사용되는 것 만으로 효율이 매우 나빠졌다.
또, 제 32 도 (c)에 나타내는 제 2 종래형 SRAM 장치는 열어드레스를 기초로 하여 제 1 선택스위치에 의하여 메모리 셀 어레이의 선택된 비트선에만 전류를 공급하고, 공급하는 전류량을 줄여서 효율을 높이고 있다.
제 23 도는 본 발명에 관한 SRAM 반도체 집적회로장치에서의 판독시의 전류의 흐름을 모식적으로 나타내고 있다. 제 23 도 (b)의 타이밍 차트에 나타내는 바와 같이 판독기간에 후술하는 센스 앰프의 활성화신호(XSA)가 온이 되고, 제 23 도(a)에 나타내는 바와 같이 선택된 메모리 셀에 이 센스 앰프측으로부터 비트선쌍의 임피던스의 차를 검지할 수 있는 정도의 전류를 주입한다. 이로써, 제 23 도 (b)에 나타내는 바와 같이 메모리 셀의 신호전위에 따라 예를들면 선택된 비트선쌍중 한쪽의 비트선이 접지되고, 다른 쪽의 비트선(=비트상보선)이 접지되지 않는 경우는 비트상보선의 전위가 상승하게 된다. 이 미소한 전위차를 센스앰프에 의하여 판독한 후, 센스앰프의 활성화신호(XSA)는 오프가 되기 때문에 센스 앰프의 활성화 신호(XSA)의 반전신호로서, 후술하는 센스 앰프의 이퀄라이즈신호(EQ)에 의하여 선택된 비트선쌍을 강제적으로 접지함으로써 주입되는 전하를 폐기하고 있다.
이로써, 선택된 메모리 셀에 센스 앰프측으로부터 비트선쌍의 임피던스의 차를 검지할 수 있는 정도의 전류, 즉 메모리 셀을 구성하는 트랜지스터의 임계치전압정도의 전위차로 충분한 전류를 공급하고, 검지한 임피던스의 차에 의하여 신호전위를 판정하고 있기 때문에 고속으로 판독동작을 실행할 수 있다.
또 프리차지에 요하는 전원회로 및 전력이 불필요하게 되기 때문에 저소비전력화를 도모할 수 있다.
또 비선택의 비트선을 접지하고 있지만, 본 발명에 관한 메모리 셀은 기억노드에 유지되어 있는 신호전위가 파괴되지 않는 구성을 구비하고 있는 것은 물론이다.
이어서 기입동작의 기본사상을 설명한다.
제 33 도는 종래의 SRAM에서의 기입동작을 모식적으로 나타내고 있다. 제 33 도에서, SRAM에서의 메모리 셀의 인버터쌍중의 소스선이 로우 데이터의 유지전원이 되는 접지전위(Vss)에 접속되는 제 1 구동트랜지스터(N1) 및 제 2 구동트랜지스터(N2) 만을 빼내어 상호결합 트랜지스터로서 도시한 것이며, 데이터를 유지하는 노드를 제 1 기억노드(V1)와, 제 2 기억노드(V2)라 한다.
우선 제 1 기억노드(V1)에 신호전위 0V의 로우 데이터를 기입하는 경우는 제 33 도에 나타내는 바와 같이, 기입전의 제 1 기억노드(V1)의 신호전위가 2V의 하이데이터라고 하면 제 1 및 제 2 기억노드(V1, V2)의 신호전위의 균형을 무너뜨리는 방법으로서, 제 1 기억노드(V1)로부터 제 1 스위치 트랜지스터(N3)를 통하여 신호전위의 전하를 빼내는 것을 생각할 수 있다. 기입전의 제 1 구동트랜지스터(N1)의 게이트 · 소스간 전압 Vgs(N1)은 0V이며, 제 2 구동트랜지스터(N2)의 게이트 · 소스간 전압 Vgs(N2)는 2V이다. 따라서, 제 1 구동트랜지스터(N1)는 오프 상태이며, 제 2 구동트랜지스터(N2)는 온 상태이다. 기입동작이 시작되면 제 1 기억노드(V1)의 전위는 서서히 내려가기 시작하기 때문에 제 1 기억노드(V1)에 게이트전극이 접속되어 있는 제 2 구동트랜지스터(N2)가 서서히 오프로 된다.
이러한 역전기입이 완료하려면 제 1 및 제 2 구동트랜지스터(N1, N2)의 게이트 · 소스간 전압 Vgs의 전위차는 2V이기 때문에 제 1 구동트랜지스터(N1)의 게이트 · 소스간전압 Vgs(N1)가 2V로, 제 2 구동트랜지스터(N2)의 게이트 · 소스간전압 Vgs(N2)가 0V로 될 필요가 있다.
제 24 도는 본 발명에 관한 SRAM 반도체 집적회로장치에서의 기입시의 상호결합 트랜지스터의 소스선의 전위를 모식적으로 나타내고 있다. 제 24 도(a)에 나타내는 바와 같이 제 33 도와 같은 구성을 취하는 메모리 셀을 대상으로 하여, 제 1 기억노드(V1)에 로우 데이터를 기입하는 경우를 생각한다. 제 24 도 (a)에 나타내는 바와 같이, 기입전의 제 1 기억노드(V1)의 신호전위가 2V의 하이 데이터라고 하면 로우 데이터의 기입시의 상호결합 트랜지스터의 공통 소스선의 전위(Vm)를 1V로 하고 접지전위(Vss)보다도 높게 설정한다.
이로써 제 1 구동트랜지스터(N1)의 게이트 · 소스전압 Vgs(N1)가 0V가 되고, 제 2 구동트랜지스터(N2)의 게이트 · 소스전압 Vgs(N2)가 1V가 된다.
이 역전기입이 완료되려면 제 1 및 제 2 구동트랜지스터(N1, N2)의 게이트 · 소스간 전압 Vgs의 전위차는 1V이기 때문에 제 1 구동트랜지스터(N1)의 게이트 · 소스전압 Vgs(N1)가 1V로, 제 2 구동트랜지스터(N2)의 게이트 · 소스전압 Vgs(N2)가 0V가 되도록 1V의 전위차가 생기는 것 만으로 되고, 제 1 구동트랜지스터(N1)의 래치능력이 떨어지기 때문에 제 1 기억노드(V1)와 제 2 기억노드(V2)의 전위의 균형이 빠르게 무너지므로, 기입동작이 종래보다도 빠르게 완료되게 된다.
또 제 24 도 (b)에 나타내는 메모리 셀에서의 상호결합 트랜지스터는 각각의 소스선이 분리되어 있고, 기입데이터에 따라 상호결합 트랜지스터의 각 기억노드의 래치능력을 약하게 하는 방향으로 각각의 소스선의 전위를 인가함으로써 제 1 기억노드(V1)와 제 2 기억노드(V2)의 전위의 균형을 빠르게 무너뜨리도록 하고 있다.
예를들면 제 1 기억노드(V1)에 로우 데이터를 기입하는 경우를 생각한다. 제 24 도 (b)에 나타내는 바와 같이, 기입전의 제 1 기억노드(V1)의 신호전위가 2V의 하이데이터라고 하면 로우 데이터의 기입시의 상호결합 트랜지스터의 제 1 소스선의 전위 Vm1을 접지전위의 0V에, 제 2 소스선의 전위 Vm2를 1V에 각각 인가한다.
이로써 제 1 구동트랜지스터(N1)의 게이트 · 소스전압 Vgs(N1)가 1V가 되고, 제 2 구동트랜지스터(N2)의 게이트 · 소스전압 Vgs(N2)가 1V가 된다.
제 24 도 (a)에 나타내는 공통소스선의 경우는 오프에서 온시키고 싶은 제 1 구동트랜지스터(N1)의 기입전의 게이트 · 소스전압 Vgs(N1)가 0V였지만, 제 24 도(b)에 나타내는 분리형 소스선의 경우는 제 1 구동트랜지스터(N1)의 기입전의 게이트 · 소스전압 Vgs(N1)가 1V로 되어 있기 때문에 제 1 구동트랜지스터(N1)는 온으로 되는 것이 빨라지므로 제 1 기억노드(V1)와 제 2 기억노드(V2)와의 전위의 균형이 빠르게 무너지게 된다. 그 결과, 한층 고속으로 기입동작을 실행할 수 있다.
이하, 본 발명의 구체적인 실시예를 도면에 기초하여 순차 설명한다. 우선 본 발명에 관한 반도체 집적회로장치의 전체도 및 주변의 각 제어장치를 설명한후, 각 실시예에 대하여 설명한다.
제 25 도는 본 발명에 관한 반도체 집적회로장치의 전체구성도이다. 제 25 도에 나타내는 반도체 집적회로장치는 SRAM으로 되는 메모리 셀이 행방향으로 n개(n은 플러스 정수를 나타냄. 이하 동일.), 열방향으로 m개(m은 플러스 정수로 한다. 이하 동일.)의 n행 m열의 행렬형상으로 합계 (n×m)개 배치되고, 지정된 행어드레스에 의하여 워드선(WL(m))을 선택하는 행디코더와, 지정된 열어드레스(Add)에 의하여 비트선쌍 BL(n), /BL(n)을 선택하여 판독동작 및 기입동작을 실행하거나, 메모리 셀의 독립된 접지선에 인가하는 제 3 전원 Vs1(n) 및 제 4 전원 Vs2(n)을 선택하는 열회로와, 열회로에 대하여 기입데이터(Din), 판독데이터(Dout) 및 판독참조 데이터(/Dout)의 제어를 실행하는 입출력 데이터 제어회로와, 열회로에 대하여 판독요구(/WE) 또는 기입요구(WE)를 지시하는 판독/기입 교체제어회로와, 열회로에 대하여 센스 앰프의 활성화신호(XSA) 및 비트선의 이퀄라이즈신호(EQ)에 의하여 판독기간을 제어하는 클록제어회로로 이루어지는 구성이다.
또 메모리 셀 어레이에서 로우방향이란 로우어드레스가 일정하며, 또 열어드레스가 변화하는 방향으로 하고, 열방향이란 열어드레스가 일정하며, 또 로우어드레스가 변화하는 방향으로 한다.
제 26 도는 본 발명의 일실시예에 관한 열회로를 나타내는 블록구성도이다. 제 26 도에 나타내는 열회로는 지정된 열어드레스(Add)에 의하여 비트선쌍 BL(n), /BL(n)을 디코드하여 데이터의 기입을 실행하는 비트선의 선택회로 DSW1과, 지정된 열어드레스(Add)에 의하여 제 3 전원 Vs1(n) 및 제 4 전원 Vs2(n)을 디코드하여 선택하는 접지선의 선택회로 DSW2와, 판독동작시에 지정된 열어드레스(Add)에 의하여 비트선쌍 BL(n), /BL(n)을 디코드하여 공통 데이터선 RD(k) 및 공통데이터 참조선/RD(k) (k는 플러스정수로 함. 이하 동일.)에 의하여 센스 앰프에 전하는 센스 앰프 전단의 선택회로 DSW3과, 기입동작시에 비트선의 선택회로 DSW1에 대하여 비트선쌍 BL(n), /BL(n)이 다중화된 전비트선쌍 pBL(k), /pBL(n)의 전위를 제어하는 비트선 제어회로 A1 및 A2와, 접지선의 선택회로 DSW2에 대하여 제 3 전원 Vs1(n) 및 제 4 전원 Vs2(n)이 다중화된 제 1 전접지선 pVs1(k) 및 제 2 전접지선 pVs2(k)의 전위를 제어하는 접지선 제어회로(B)와, 판독동작시에 센스 앰프 전단의 선택회로 DSW3에 의하여 선택된 공통데이터선쌍 RD(k), /RD(k)의 전류차를 검출하고, 검출된 전류차를 전위차로 변환하여 증폭하는 센스 앰프로 이루어지는 구성이다.
제 27 도 (a)는 본 발명의 일실시예에 관한 비트선의 선택회로를 나타내는 회로도이다. 제 27 도 (a)에 나타내는 비트선의 선택회로 DSW1은 입력된 열어드레스(Add)를 디코드하는 열디코더와, 비트선 제어회로(A1)로부터 입력된 전비트선쌍 pBL(k), /pBL(k)과 열디코더의 출력에 의하여 비트선쌍 BL(k), /BL(k)을 선택하는 열스위치로 구성되어 있다.
제 27 도 (b)는 본 발명의 일실시예에 관한 접지선의 선택회로를 나타내는 회로도이다. 제 27 도 (b)에 나타내는 접지선의 선택회로 DSW2는 입력된 열어드레스(Add)를 디코드하는 열디코더와, 접지선 제어회로(B)로부터 입력된 제 1 전접지선 pVs1(k) 및 제 2 전접지선 pVs2(k)와 열디코더의 출력에 의하여 제 3 전원Vs1(n) 또는 제 3 전원 Vs2(n)를 선택하는 열스위치로 구성되어 있다.
제 28 도는 본 발명의 일실시예에 관한 센스 앰프 전단의 선택회로를 나타내는 회로도이다. 제 28 도 (a)에 나타내는 센스 엠프 전단의 선택회로(DSW3)는 입력된 열어드레스(Add)를 디코드하는 열디코더와, 접속된 복수의 비트선쌍(BL(n), /BL(n))으로부터 상기 열디코더의 출력에 의하여 지정된 비트선쌍(BL(n), /BL(n))을 선택하고, 공통데이터선쌍(RD(k), /RD(k))에 출력하는 제 3 열스위치로 구성되어 있다.
또, 본 출원에 나타내는 센스 앰프는 입출력 분리형을 나타내고 있으나, 제 27 도 (a)에 나타내는 비트선의 선택회로 DSW1과 제 28 도 (a)에 나타내는 센스 앰프 전단의 선택회로 DSW3은 반드시 양쪽으로 설치할 필요는 없고 센스 앰프가 입출력 스루형인 경우는 공용이 가능하게 된다.
이하 본 발명의 제 1 실시예를 도면에 기초하여 설명한다.
제 1 도 (a)는 본 발명의 제 1 실시예에 관한 메모리 셀을 나타내는 회로도이다. 제 1 도 (a)에서, P1은 제 1 전원(Vcc)에 접속된 한쪽의 인버터의 제 1 부하트랜지스터, P2는 제 1 전원(Vcc)에 접속된 제 1 부하트랜지스터(P1)와 쌍을 이루는 한쪽의 인버터의 제 2 부하트랜지스터, N1은 한쪽의 인버터를 구동하는 제 1 구동트랜지스터, N2는 제 1 구동트랜지스터와 쌍을 이루는 또 한쪽의 인버터를 구동하는 제 2 구동트랜지스터, V1은 메모리 셀의 신호전위를 유지하는 제 1 기억노드, V2는 제 1 기억노드(V1)의 상보전위를 유지하는 제 2 기억노드, BL은 어레이형상으로 배치된 메모리 셀 중에서 지정된 열방향의 메모리 셀에 대하여 기입동작시에는제 2 전위로서의 제 1 하이 데이터 전위 Vu1에 인가되고, 판독동작시에는 제 1 전위로서의 접지전위 Vx1에 인가되는 제 1 제어선으로서의 비트선, /BL은 기입동작시에는 기입제어선으로서 제 3 전위인 제 2 하이 데이터전위 Vu2에 인가되고, 판독동작시에는 비트선 BL의 참조가 되며 제 1 전위로서의 접지전위 Vx1에 인가되는 제 2 제어선으로서의 비트상보선, WL은 어레이형상으로 배치된 메모리 셀 중에서 지정된 행방향의 메모리 셀을 활성화하기 위한 제 3 제어선으로서의 워드선, Vcc는 메모리 셀을 동작시키는 통상의 전원인 제 1 전원, Vss는 메모리 셀을 동작시키는 기준전위의 접지전위인 제 2 전원, N3은 워드선(WL)이 활성화되었을때만 비트선(BL)에 의하여 제 1 기억노드(V1)에 대하여 기입동작 및 판독동작을 가능하게 하는 제 1 스위치, N14는 기입동작시에 비트상보선(/BL)이 활성화되었을때만 제 1 기억노드(V1)에 대하여 기입동작을 가능하게 하는 제 2 스위치, V3은 제 1 구동트랜지스터(N1)와 제 1 스위치(N3)의 제 1 접속점이다.
제 1 구동트랜지스터(N1)와 제 2 구동트랜지스터(N2)는 쌍을 이루고, 제 1 부하트랜지스터(P1) 및 제 2 부하트랜지스터(P2)는 쌍을 이루고, 이들의 트랜지스터군은 플립플롭 접속되어 있다.
제 1 기억노드(V1)는 제 1 부하트랜지스터(P1)에 접속되고, 또 제 2 스위치(N14) 및 제 1 구동트랜지스터(N1)를 통하여 제 2 전원(Vss)에 접속되어 있다.
제 2 기억노드(V2)는 제 2 부하트랜지스터(P2)에 접속되고, 또 제 2 구동트랜지스터(N2)를 통하여 제 2 전원(Vss)에 접속되어 있다.
이하 상기와 같이 구성된 메모리 셀의 동작을 도면에 기초하여 설명한다.
제 29 도는 본 발명의 제 1 실시예에 관한 메모리 셀의 동작시의 타이밍 차트이다. 제 29 도에 있어서, CLK는 반도체 집적회로장치 전체를 제어하는 시스템 클록, RE는 판독요구로서 기입요구(WE)의 반전신호, pDout은 센스 앰프의 출력, /pDout은 센스 앰프의 참조출력이다. 또 전술한 신호명은 생략한다.
클록(CLK)에 동기하여 판독동작 또는 기입동작이 실행되는 경우를 생각한다. 판독요구(/WE) 및 기입요구(WE)는 판독 기간중인지 또는 기입 기간중인지를 결정하는 신호이다. 클록(CLK)의 상승 에지에서 판독요구(/WE)가 「1」인 경우는 그 클록사이클은 판독기간이 되며, 기입요구(WE)가 「1」인 경우는 그 클록사이클은 기입기간이 된다. 제 29 도에 나타내는 바와 같이 전반의 클록사이클이 판독기간이며, 후반의 클록사이클이 기입기간이다.
처음에, 판독기간의 메모리 셀의 동작을 설명한다.
우선 제 1 기억노드(V1)에는 「0」 즉 제 2 전원의 전위(Vss)가 유지되고, 제 2 기억노드(V2)에는 「1」, 즉 제 1 전원의 전위(Vcc)가 유지되어 있다고 한다. 클록(CLK)의 상승 에지에 의하여 판독기간임이 인식되고, 행어드레스 및 열어드레스가 래치된다.
이어서 센스 앰프의 활성화신호(XSA)와 비트선의 이퀄라이즈신호(EQ)가 리세트되고, 래치된 어드레스에 의하여 선택되는 워드선(WL)(1)이 상승한다. 또, 비트선(BL)(1), /(BL)(1)은 접지전위 Vx1에 프리차지되어 있다. 제 21 도 (a)에 나타내는 바와 같이, 비트선 제어회로(A1)(=프리차지 제어회로)는 기입요구(WE)에 의하여제어되고, 판독기간중은 기입요구(WE)는 「0」이기 때문에 접지전위 Vx1이 발생한다. 단, Vx1의 전위는 반드시 접지전위일 필요는 없고, 제 1 도(a)에 나타내는 제 2 스위치(N14)가 충분히 동작하지 않는 정도의 낮은 전위면 된다.
이어서 제 29 도에 나타내는 워드선(WL)(1)이 상승하고, 제 1 도 (a)에 나타내는 제 1 스위치(N3)가 온이 되면 제 1 구동트랜지스터(N1)와 제 1 스위치(N3)의 제 1 접속점(V3)은 비트선(BL)에 접속된다.
이어서 제 2 기억노드(V2)의 전위는 제 1 전원(Vcc)이기 때문에 제 1 구동트랜지스터가 충분히 동작하고 있고, 비트선(BL)은 저임피던스로 제 2 전원(Vss)과 접속된다. 한편, 비트상보선(/BL)은 제 2 스위치(N14)의 게이트전극에 접속되어 있을 뿐이므로 비트선(BL)보다도 높은 임피던스로 제 2 전원(Vss)에 접속된다. 따라서 비트선쌍 BL, /BL 사이의 전기적 특성의 차는 제 1 기억노드(V1)의 유지데이터에만 의존하므로 임피던스 특성의 차로서 나타나므로 고속이고 안정된 판독동작이 가능하게 된다.
이어서 비트선쌍 BL, /BL 사이의 임피던스의 차는 제 28 도 (a)에 나타내는 센스 앰프 전단의 선택회로(DSW3)를 통하여 제 22 도 (a)에 나타내는 센스 앰프에 보내지고, 센스 앰프에서 임피던스 특성의 차가 전류의 차로서 검출되며, 그 검출된 전류차가 전위차로 변환 및 증폭된 후, 판독 데이터 Dout 및 /Dout으로서 제 25 도에 나타내는 입출력 데이터 제어회로에 보내지고, 판독동작은 완료된다.
본 실시예의 특징으로서 종래와 같이 유지데이터의 신호전위가 비트선쌍 BL, /BL 사이의 직접 전위차로서 판독되지 않고, 또 비트선쌍 BL, /BL은 모두 접지전위인 제 2 전원(Vss)의 전위에 인가되어 있기 때문에 프리차지에 사용하는 전력을 불필요하게 할 수 있다.
또 임피던스 검지용의 판독전류로서 확보할 최소전압은 비트선쌍 BL, /BL의 임피던스 특성의 차로서 검지되는 범위에서 좋아지기 때문에 제 1 구동트랜지스터(N1) 및 제 2 구동트랜지스터(N2)가 동작하는 전압, 즉 트랜지스터의 임계치전압이 되므로 저전압동작이 가능하게 된다. 또, 본 발명에 관한 센스 앰프의 구성 및 그 동작은 후술한다.
또 제 1 기억노드(V1)는 제 2 스위치(N14)에 의하여 비트선으로부터 차단되어 있기 때문에 판독시에 기억노드(V1)의 전위가 상승하는 일이 없으므로 제 1 전원(Vcc)으로부터 제 2 구동트랜지스터를 통하여 제 2 전원(Vss)에 관통전류가 흐르지 않게 된다. 따라서 안정된 판독동작이 가능하게 되고, 불필요한 전력을 소비하지 않는다.
이어서 기입기간의 메모리 셀의 동작을 설명한다.
우선 제 1 기억노드(V1)에 「1」이, 제 2 기억노드(V2)에 「0」이 기입된다고 한다. 후반의 클록 사이클에서 클록(CLK)의 상승 에지에 의하여 기입기간임이 인식되고, 행어드레스 및 열어드레스가 래치된다.
이어서 래치된 어드레스에 의하여 선택되는 워드선(WL)(2)이 상승하고, 제 21 도 (a)에 나타내는 비트선 제어회로(A1)에서 기입요구(WE)가 「1」이기 때문에 전비트선(pBL(k))에 제 1 하이데이터전위(Vu1)가 발생하고, 전비트 상보선(/pBL(k))에 제 2 하이데이터전위(Vu2)가 발생한다.
그 결과 비트상보선(/BL(1))의 전위는 제 2 하이데이터전위(Vu2)에 인가된다. 제 2 하이데이터전위(Vu2)는 제 2 스위치(N14)를 충분히 동작시키기 위하여 필요한 전압으로서 높을수록 바람직하고, 예를들면 제 1 전원(Vcc)의 전위 또는 그 승압전위(Vpp)라도 된다.
이어서 워드선(WL(2)) 및 비트상보선(/BL(1))은 모두 전압이 인가되기 때문에 제 1 스위치(N3) 및 제 2 스위치(N14)는 모두 온이 된다.
이어서 비트선(BL(1))과 제 1 기억노드(V1)가 제 1 스위치(N3) 및 제 2 스위치(N14)를 통하여 접속되기 때문에 제 1 기억노드(V1)의 전위는 서서히 제 1 하이데이터전위(Vu1)에 접근한다. 동시에 제 1 부하트랜지스터(P1)의 게이트전극은 제 2 기억노드(V2)와 접속되어 있기 때문에 제 1 부하트랜지스터(P1)는 게이트전극의 전위가 그 임계치전압을 초과하면 활성화되므로 제 1 기억노드(V1)는 제 1 전원(Vcc)에 접속된다.
또, 제 2 구동트랜지스터(N2)의 게이트전극이 제 1 기억노드(V1)와 접속되어 있기 때문에 그 전위가 임계치전압을 초과하면 제 2 구동트랜지스터(N2)는 활성화되고, 제 2 기억노드(V2)는 제 2 전원(Vss)에 접속된다. 동시에 제 2 부하트랜지스터(P2)의 게이트전극은 제 1 기억노드(V1)와 접속되어 있기 때문에 제 2 부하트랜지스터(P2)는 게이트전극의 전위가 그 임계치전압을 초과하여 높아지면 정지하므로, 제 2 기억노드(V2)는 제 1 전원(Vcc)으로부터 차단되고, 그 전위는 제 2 전원(Vss)에 접근하며, 기입동작은 완료한다. 또 제 1 하이데이터전위(Vu1)는 기입시간을 단축하기 위하여 제 2 하이데이터전위(Vu2)와 마찬가지로 높을수록 좋고,제 1 전원의 전위(Vcc) 또는 그 승압전위(Vpp)로 한다.
이하 본 발명의 제 1 실시예의 제 1 변형예를 설명한다.
제 1 변형예는 제 2 스위치(N14)의 임계치전압이 제 1 구동트랜지스터(N1)의 임계치전압, 제 2 구동트랜지스터(N2)의 임계치전압 및 제 1 스위치(N3)의 어느 하나의 임계치전압보다도 낮게 되도록 설정되어 있는 구성으로 한다.
본 변형예의 특징으로서 제 2 스위치(N14)로 되는 MOS형 트랜지스터의 임계치전압을 다른 트랜지스터보다도 낮게 설정함으로써 기입동작시에 비트상보선(/BL)이 제 1 전원(Vcc)보다도 높은 전위(Vpp)까지 승압할 필요가 없어지기 때문에 저전압으로 동작하는 메모리 셀을 실현할 수 있다.
또, 제 2 스위치(N14)의 임계치전압을 낮게 설정할 수 있는 것은 제 2 스위치(N14)의 임계치전압을 낮게 한 것에 의하여, 예를들어 제 2 스위치(N14)에 관통전류가 생겼다고 해도 직렬로 접속된 제 1 구동트랜지스터(N1)가 그 관통전류를 차단하기 때문이다.
이하 본 발명의 제 1 실시예의 제 2 변형예를 설명한다.
제 2 변형예는 제 2 부하트랜지스터(P2)의 크기가 제 1 부하트랜지스터(P1) 및 제 2 구동트랜지스터(N2)보다도 작게 되도록 설정되어 있는 구성으로 한다.
종래의 메모리 셀의 설계에 있어서, 판독동작시의 노이즈 마진을 크게 하는 것과, 기입동작시의 기입속도를 올리는 것은 서로 이반되는 관계에 있으므로, 제 1 스위치(N3)에 상당하는 억세스 트랜지스터와 제 2 구동트랜지스터(N2)의 전류구동능력비나, 상기 억세스 트랜지스터와 제 2 부하트랜지스터(P2)와의 전류구동능력비는 노이즈 마진을 확보하기 위하여 충분히 고려되어야 하였다.
본 변형예의 특징으로서, 제 1 기억노드(V1) 및 제 2 기억노드(V2)는 비트선쌍(BL, /BL)과 각각 차단되어 있으므로 판독동작시의 노이즈 마진이 매우 크게 확보되어 있고, 플립플롭회로의 균형을 무너뜨려서 제 2 부하트랜지스터(P2)의 크기를 작게 할 수 있게 되고, 그 결과, 기입동작을 고속화 할 수 있다.
이하 본 발명의 제 1 실시예의 제 3 변형예를 도면에 기초하여 설명한다.
제 1도 (b)는 본 발명의 제 1 실시예의 제 3 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 1 도 (a)에 나타내는 메모리 셀에 대하여 새롭게 제 1 도(b)에 나타내는 메모리 셀에 추가된 구성요소만을 설명한다. 제 1 도 (b)에 있어서, N15는 기입동작시의 기입속도를 올리기 위하여 제 2 기억노드(V2)와 제 2 전원(Vss)의 사이에 제 2 구동트랜지스터(N2)와 병렬로 접속되고, 비트선(BL)에 의하여 제 1 스위치(N3)를 통하여 제어되는 제 3 스위치이다.
이하 상기와 같이 구성된 메모리 셀의 기입동작을 설명한다. 일반적으로 기입동작시에서 기억노드에 대하여 「0」에서 「1」로 바꿔쓰는 경우가 「1」에서 「0」으로 바꿔쓰는 경우보다 한층 시간이 걸린다. 그것은 기억노드에 전압을 인가하여도 인가한 전압이 구동트랜지스터의 임계치전압을 초과하기 까지는 구동트랜지스터가 동작하지 않기 때문이다.
제 1 실시예와 비교하여 특징적인 점만을 설명한다. 제 1 기억노드에 「1」 및 제 2 기억노드에 「0」을 기입하는 경우를 고려한다. 우선 워드선(WL)에는 제 1 전원(Vcc) 정도의 전압이 인가되어 비트상보선(/BL)에는 제 2 하이데이터전위(Vu2)가 인가되기 때문에 제 1 스위치(N3) 및 제 2 스위치(N14)는 모두 온이 된다.
이어서 비트선(BL)과 제 1 기억노드(V1)가 제 1 스위치(N3) 및 제 2 스위치(N14)를 통하여 접속되기 때문에 제 1 기억노드(V1)의 전위는 서서히 제 1 하이데이터전위(Vu1)에 접근한다. 또, 제 1 접속점(V3)의 전위는 제 1 기억노드(V1) 보다도 높기 때문에 제 2 구동트랜지스터(N2)가 동작하기 보다도 먼저 제 3 스위치(N15)가 동작을 개시하므로 제 2 기억노드(V2)의 전위는 제 2 전원(Vss)의 전위에 급속하게 접근하게 되고, 제 1 구동트랜지스터(N1)는 급속하게 동작을 멈추며, 또 제 1 부하트랜지스터(P1)는 급속하게 저임피던스가 되고, 제 1 실시예의 경우보다도 고속으로 기입동작을 실행할 수 있다.
또 메모리 셀당 트랜지스터의 수가 하나 증가하게 되지만, 대상(candidate)성이 좋아지기 때문에 반도체기판 상의 레이아우트설계를 할 때에 불리하게는 되지 않는다.
이하 본 발명의 제 1 실시예의 제 4 변형예를 도면에 기초하여 설명한다.
제 2 도 (a)는 본 발명의 제 1 실시예의 제 4 변형예에 관한 메모리 셀의 전원의 전위를 나타내고 있다. 제 2 도 (a)에서 Vm은 제 1 전원(Vcc)의 전위가 강압회로에 의하여 강압되고 제 2 전원(Vss)의 전위보다도 높은 제 6 전원(Vm)의 전위이다. 워드선(WL) 및 기입동작시에서의 비트상보선(/BL)은 제 1 전원(Vcc)의 전위에 인가되고, 제 1 실시예에 관한 메모리 셀은 제 6 전원(Vm)의 전위가 인가되는 구성이다.
본 변형예의 특징으로서 플립플롭접속되는 트랜지스터군은 제 1 전원(Vcc)의전위보다도 낮은 제 6 전원(Vm)의 전위라도 판독동작시에는 비트선쌍(BL, /BL)의 제 2 전원(Vss)의 전위에 인가되고, 기입동작시에는 비트상보선(/BL)에 제 1 실시예와 같은 제 1 전원(Vcc)의 전위와 같은 정도의 전위에 인가되므로 안정된 동작을 할 수 있다.
또 메모리 셀의 공통 소스선에 제 1 전원(Vcc)과 제 2 전원(Vss)의 중간인 제 6 전원(Vm)의 전위가 인가되어 있기 때문에, 신호전위의 래치능력이 저하하고 있으므로 기입동작이 빠르게 된다.
이하 본 발명의 제 1 실시예의 제 5 변형예를 도면에 기초하여 설명한다.
제 2 도 (b)는 본 발명의 제 1 실시예의 제 5 변형예에 관한 메모리 셀의 전원의 전위를 나타내고 있다. 제 2 도 (b)에서 제 2 도 (a)에 나타낸 강압회로로 바꾸어 제 1 실시예에 관한 메모리 셀이 접속되어 있는 구성으로 한다.
제 3 도는 본 발명의 제 1 실시예의 제 5 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 3 도 (a)에서의 메모리 셀은 제 2 도 (b)에 나타내는 메모리 셀(2)에 대응하고, 메모리 셀의 구성은 제 1 도(a)에 나타내는 제 1 실시예에 관한 메모리 셀의 각 트랜지스터가 대응하는 트랜지스터의 도전형과 반대의 도전형에 설정되어 있다. 제 3 도 (b)에서의 메모리 셀은 제 2 도 (b)에 나타내는 메모리 셀(1)에 대응하는 메모리 셀의 구성은 제 1 도 (a)에 나타내는 제 1 실시예에 관한 메모리 셀과 마찬가지이다.
본 변형예의 특징으로서 메모리 셀(1)은 플립플롭접속되는 트랜지스터군N1, N2, P1 및 P2를 구동하는 전위가 제 1 전원(Vcc)의 전위의 약 2분의 1이 되는 제 6전원(Vm)의 전위라도, 판독동작시에서는 워드선(WL)이 제 1 전원(Vcc)의 전위에, 비트선쌍(BLn, /BLn)이 제 2 전원(Vss)의 전위에 인가되고, 기입동작시에서는 워드선(WLn) 및 비트상보선(/BLn)이 제 1 실시예와 같은 제 1 전원(Vcc)의 전위와 같은 정도의 전위에 인가되기 때문에 안정된 동작을 할 수 있다.
또 메모리 셀(2)은 플립플롭 접속되는 트랜지스터군 P1, P2, N1 및 N2가 구동되는 전위가 제 1 전원(Vcc)의 전위의 약 2분의 1이 되는 제 6 전원(Vm)의 전위라도, 판독동작시에서는 워드선(WLp)이 제 2 전원(Vss)의 전위에, 비트선쌍(BLp, /BLp)이 제 1 전원(Vcc)의 전위와 같은 정도의 전위에 인가되고, 기입동작시에서는 워드선(WLp) 및 비트상보선(/BLp)이 제 1 실시예와 반대의 제 2 전원(Vss)의 전위에 인가되기 때문에 안정된 동작을 할 수 있다.
또 메모리 셀(1) 및 메모리 셀(2)은 공통 소스선에 제 6 전원(Vm)의 전위가 인가되어 있기 때문에, 신호전위의 래치능력이 저하하고 있으므로 기입동작이 빨라진다.
이하 본 발명의 제 1 실시예의 제 6 변형예를 도면에 기초하여 설명한다.
제 4 도는 본 발명의 제 1 실시예의 제 6 변형예에 관한 메모리 셀 어레이를 나타내는 모식도이다.
제 5 도는 본 발명의 제 1 실시예의 제 6 변형예에 관한 메모리 셀 어레이로부터 데이터를 판독할 때의 타이밍 차트를 나타내고 있다. 제 5 도에서 dT1은 본 실시예와 종래예의 워드선(WL(m))의 상승 시간차, dT2는 본 실시예와 종래예의 판독데이터 출력의 시간차를 나타내고 있다.
제 4 도 (a)에서 제 1 도 (a)에 나타내는 제 1 실시예에 관한 메모리 셀이 4행×16열의 어레이형상으로 배치되어 있고, WL(m)은 워드선, BL(n)은 비트선, /BL(n)은 기입시에는 기입제어선이 되는 비트상보선이다. 제 4 도 (b)에서 행시스템은 메모리 셀이 8행×8열로 배치되어 있는 경우의 종래 워드선(WL(m))을 디코드하는 게이트 어레이를 나타내고 있고, 열시스템은 마찬가지로 종래의 비트선쌍(BL(n), /BL(n))을 디코드하는 게이트 어레이를 나타내고 있다. 제 4 도 (c)에서, 행시스템은 메모리 셀이 4행×16열로 배치되어 있는 경우의 제 6 변형예의 워드선(WL(m))을 디코드하는 게이트 어레이를 나타내고 있고, 열시스템은 마찬가지로 본 실시예의 비트선쌍(BL(n), /BL(n))을 디코드하는 게이트 어레이를 나타내고 있다.
종래, 어레이형상으로 배치된 SRAM에서, 행어드레스와 열어드레스는 구별되지 않는 어드레스 비멀티플렉스가 채용되어 있기 때문에 전어드레스를 워드선(WL(m))의 디코드, 또는 비트선(BL(n))의 디코드의 어느쪽으로도 할당할 수 있다. 워드선(WL(m))이 활성화되면, 활성화된 워드선(WL(m))에 접속되어 있는 모든 메모리 셀에는 관통전류가 흐르거나 비트선쌍(BL(n), /BL(n))에 전위차가 생기기 때문에 비트선(BL(n))의 이퀄라이즈시에 불필요하게 전력을 소비하므로, 매우 워드선(WL(m))의 수를 많게 하여 하나의 워드선(WL(m)에 접속되는 메모리 셀의 수를 줄이는 경향에 있었다. 그러나, 워드선(WL(m)의 수를 늘리면 행어드레스의 디코드에 시간이 걸리므로 어드레스 입력으로부터 데이터 출력까지의 억세스시간이 연장된다는 문제가 생긴다.
제 4 도 (b) 및 제 4 도 (c)에 나타내는 바와 같이, 종래예와 제 6 변형예는 디코드방식이 다르고 행어드레스를 디코드하는 변형예에 관한 행시스템은 종래보다도 게이트 어레이의 단수가 적기 때문에 디코드시간이 단축되고, 본 변형예에 관한 열시스템은 종래보다도 게이트 어레이의 단수가 많기 때문에 디코드시간이 연장되게 된다.
그러나 제 5 도에 나타내는 바와 같이, 어드레스 입력으로부터 데이터 출력까지의 억세스시간은 제 6 변형예쪽이 종래예보다도 단축된다. 그것은 디코드된 워드선(WL(m)의 상승시간이 빠르기 때문에 비트선(BL(n))에 데이터신호의 전위가 나타나는 것이 빨라지는 것과, 또 비트선(BLn)이 디코드되는 데에 시간이 걸려도 워드선(WL(m))의 디코드가 종료된 후, 비트선(BL(n))에 데이터신호의 전위가 나타나기 까지의 사이에 비트선(BLn)의 디코드가 완료하고 있다면 종래보다도 더욱 걸리는 시간은 상쇄되어 버리기 때문이다.
본 변형예의 특징으로서 활성화된 워드선(WL(m))에 접속된 메모리 셀은 기억노드가 비트선(BL(n))으로부터 차단되어 있기 때문에 관통전류가 흐르지 않고, 또 프리차지에 전력이 소비되지 않는 메모리 셀을 이용하고 있기 때문에 메모리 셀 당 소비전력이 작아진다. 그 결과, 워드선 1개당에 접속이 가능한 메모리 셀의 수가 증가하기 때문에, 워드선(WL(m))의 개수를 줄일 수 있으므로 행어드레스의 디코드가 빨라지고, 따라서 억세스시간을 단축할 수 있다.
이하 본 발명의 제 2 실시예를 도면에 기초하여 설명한다.
제 6 도 (a)는 본 발명의 제 2 실시예에 관한 메모리 셀을 나타내는 회로도이다. 제 6 도 (a)에 있어서, 제 1 도 (a)에 나타내는 제 1 실시예에 관한 메모리 셀에 대하여 구성이 다른 점만을 설명한다. N24는 기입 동작시에 비트상보선(/BL)에 의하여 활성화되고, 제 1 스위치(N3)와 제 2 기억노드(V2)의 사이에 직렬로 접속되어 있는 제 2 스위치이며, N25는 제 1 스위치(N3)와 메모리 셀의 공통의 접지선인 제 2 전원(Vss)과의 사이에 직렬로 접속되고, 판독동작시에 제 1 기억노드에 의하여 활성화되어 비트선쌍(BL, /BL)의 임피던스제어를 실행하는 제 3 스위치이다.
이하 상기와 같이 구성된 메모리 셀의 동작에 있어서, 제 1 실시예와 다른 점만을 설명한다.
첫째로, 판독기간의 메모리 셀의 동작을 설명한다. 제 1 기억노드(V1)에는 「0」, 즉 제 2 전원의 전위(Vss)가 유지되고, 제 2 기억노드(V2)에는 「1」, 즉 제 1 전원의 전위(Vcc)가 유지되어 있다고 한다.
우선 워드선(WL)이 상승하고 제 1 스위치(N3)가 온이 된다.
이어서, 제 1 기억노드(V1)의 전위는 제 2 전원(Vss)의 접지전위이므로 제 3 스위치(N25)가 오프로 되고, 비트선(BL)과 그 참조인 비트상보선(/BL)의 임피던스 특성에 차가 생기지 않는다.
반대로, 제 1 기억노드(V1)에는 「1」, 즉 제 1 전원(Vcc)의 전위가 유지되고, 제 2 기억노드(V2)에는 「0」, 즉 제 2 전원(Vss)의 전위의 접지전위가 유지되어 있는 경우는, 제 3 스위치(N25)가 온이 되므로, 비트선(BL)과 비트상보선(/BL)의 임피던스 특성에 차가 생기게 된다.
따라서 제 1 실시예와 마찬가지로, 비트선쌍(BL, /BL) 사이의 전기적 특성의 차는 제 1 기억노드(V1)의 유지데이터에만 의존하고, 임피던스 특성의 차로서 나타나므로 안정된 판독동작이 가능하게 된다.
이어서 기입시간의 메모리 셀의 동작을 설명한다. 제 1 기억노드(V1)에 「1」이, 제 2 기억노드(V2)에 「0」이 기입된다고 한다.
우선 워드선(WL)에는 제 1 전원(Vcc) 정도의 전압이 인가되고, 비트상보선(/BL)에는 제 2 하이데이터전위(Vu2)가 인가되기 때문에, 제 1 스위치(N3) 및 제 2 스위치(N24)는 모두 온이 된다.
이어서 비트선(BL)과 제 2 기억노드(V2)가 제 1 스위치(N3)를 통하여 접속되므로, 제 2 기억노드(V2)의 전위는 비트선(BL)에 인가되어 있는 접지전위(Vx1)에 서서히 접근한다. 또, 제 1 구동트랜지스터(N1)의 게이트전극이 제 2 기억노드(V2)와 접속되어 있기 때문에, 그 임계치전압까지 내려가면 제 1 구동트랜지스터(N1)의 동작이 그치고, 또 제 1 부하트랜지스터(P1)의 게이트전극이 제 2 기억노드(V2)와 접속되어 있기 때문에 제 1 부하트랜지스터(P1)는 그 임계치전압을 초과하여 낮아지면 동작하기 시작하므로, 제 1 기억노드(V1)의 전위는 제 1 전원(Vcc)에 차차 접근하여 기입동작은 완료된다. 또, 기입의 대상이 되는 기억노드는 제 1 실시예의 메모리 셀에 있어서는 제 1 기억노드(V1)이며, 본 실시예에서는 상기와 같이 제 2 기억노드(V2)이다.
본 실시예의 특징으로서 제 1 기억노드(V1) 및 제 2 기억노드(V2)로부터 제 2 전원에 접속되는 트랜지스터의 수가 모두 하나가 되며, 대상성이 좋다. 또, 비트상보선(/BL)에 의하여 활성화되는 제 2 스위치(N24)가 인버터 내에 직렬접속되어 있지 않기 때문에, 노이즈 마진은 제 1 실시예의 경우보다도 커진다.
본 실시예의 메모리 셀과 제 1 실시예의 메모리 셀의 구분은, 보다 노이즈 마진을 우선하는 경우에는 제 2 스위치(N24)가 인버터 내에 직렬로 접속되어 있지 않은 본 실시예의 메모리 셀을 이용하고, 보다 집적도를 우선하는 경우에는 6개의 트랜지스터에 의하여 구성되는 제 1 실시예의 메모리 셀을 이용하면 된다.
이하 본 발명의 제 2 실시예의 제 1 변형예를 설명한다.
제 1 변형예는 제 1 부하트랜지스터(P1)의 크기가 제 2 부하트랜지스터(P2)보다도 작게 되도록 설정되어 있는 구성으로 한다.
기입동작시에서 제 1 기억노드의 「0」을 「1」로 바꿔쓰는 경우가 가장 긴 시간을 필요로 한다. 그것은 제 1 기억노드(V1)는 비트선(BL)으로부터 차단되어 있고, 더구나 제 2 기억노드(V2)가 「0」이 됨으로써 간접적으로 기입되기 때문에 제 1 구동트랜지스터(N1)가 충분히 정지하고, 또 제 1 부하트랜지스터(P1)가 충분히 동작하는 데에 시간이 걸리기 때문이다. MOS형 트랜지스터는 임계치전압을 넘지 않으면 동작하지 않으므로, 제 1 부하트랜지스터(P1)의 크기를 작게 하여 저용량으로 함으로써 동작시간을 단축할 수 있다.
본 변형예의 특징으로서, 제 1 기억노드(V1) 및 제 2 기억노드(V2)는 비트선쌍(BL, /BL)과 차단되어 있기 때문에 판독동작시의 노이즈 마진이 매우 크게 확보되어 있고, 더구나 쉽게 작아지지는 않으므로 플립플롭 회로의 균형을 무너뜨려서 제 1 부하트랜지스터(P1)의 크기를 작게하여 기입하기 쉽게 하여 기입동작을 고속화할 수 있다.
이하, 본 발명의 제 2 실시예의 제 2 변형예를 도면에 기초하여 설명한다.
제 6 도 (b)는 본 발명의 제 2 실시예의 제 2 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 6 도 (a)에 나타내는 메모리 셀에 대하여 새롭게 제 6 도(b)에 나타내는 메모리 셀에 추가된 구성요소만을 설명한다. 제 6 도 (b)에 있어서, N26은 기입동작시의 제 2 기억노드(V2)에 대한 기입속도를 올리기 위하여 제 1 기억노드(V1)와 제 2 전원(Vss) 사이에 제 1 구동트랜지스터(N1)와 병렬로 접속되고, 비트선(BL)에 의하여 제어되는 제 4 스위치이다.
이하 상기와 같이 구성된 메모리 셀의 기입동작을 설명한다. 제 1 기억노드에 「0」 및 제 2 기억노드에 「1」을 기입하는 경우를 생각한다. 제 2 실시예와 비교하여 특징적인 점만을 설명하며, 우선 워드선(WL)에는 제 1 전원(Vcc) 정도의 전압이 인가되고, 비트상보선(/BL)에는 제 2 하이데이터전위(Vu2)가 인가되기 때문에, 제 1 스위치(N3) 및 제 2 스위치(N14)는 모두 온이 된다.
이어서 비트선(BL)과 제 2 기억노드(V2)가 제 1 스위치(N3) 및 제 2 스위치(N24)를 통하여 접속되기 때문에, 제 2 기억노드(V2)의 전위는 서서히 제 1 하이데이터전위(Vu1)에 접근한다. 또, 제 4 스위치(N26)의 게이트전극의 전위는 제 2 기억노드(V2) 보다도 높기 때문에 제 1 구동트랜지스터(N1)가 동작하기 보다도 먼저 제 4 스위치(N26)가 동작을 시작하고 있으므로 제 1 기억노드(V1)의 전위는 제 2 전원(Vss)의 전위에 급속히 접근한다. 따라서, 제 2 구동트랜지스터(N2)는 급속히 동작을 그치고, 또 제 2 부하트랜지스터(P2)는 급속히 저임피던스가 되고, 제2 실시예보다도 고속으로 기입동작을 실행할 수 있다.
이하 본 발명의 제 2 실시예의 제 3 변형예를 도면에 기초하여 설명한다.
제 2 도 (a)는 본 발명의 제 2 실시예의 제 3 변형예에 관한 메모리 셀의 전원의 전위를 나타내고 있다. 본 실시예는 제 1 실시예의 제 4 변형예에서의 메모리 셀(1)로 교체되고 제 2 실시예의 메모리 셀을 가지는 구성으로 한다.
본 변형예의 특징으로서, 플립플롭 접속되는 트랜지스터군은 제 1 전원(Vcc)의 전위보다도 낮은 제 6 전원(Vm)의 전위라도 판독동작시에는 비트선쌍(BL, /BL)이 제 2 전원(Vss)의 전위에 인가되고, 기입동작시에는 비트상보선(/BL)에 제 2 실시예와 같은 제 1 전원(Vcc)의 전위와 같은 정도의 전위에 인가되기 때문에 안정된 동작이 가능하다.
또 메모리 셀의 공통 소스선에 제 1 전원(Vcc)과 제 2 전원(Vss)의 중간인 제 6 전원(Vm)의 전위가 인가되어 있으므로, 신호전위의 래치능력이 저하하고 있으므로 기입동작이 빨라진다.
이하, 본 발명의 제 2 실시예의 제 4 변형예를 도면에 기초하여 설명한다.
제 2 도 (b)는 본 발명의 제 2 실시예의 제 4 변형예에 관한 메모리 셀의 전원의 전위를 나타내고 있다. 제 2 도 (b)에서 제 2 도 (a)에 나타낸 강압회로로 교체하여 제 2 실시예에 관한 메모리 셀이 접속되는 구성으로 한다.
제 7 도는 본 발명의 제 2 실시예의 제 4 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 7 도 (a)에서의 메모리 셀은 제 2 도 (b)에 나타내는 메모리 셀(2)에 대응하고, 메모리 셀의 구성은 제 6 도 (a)에 나타내는 제 2 실시예에 관한 메모리 셀의 각 트랜지스터가 대응하는 트랜지스터의 도전형과 반대의 도전형에 설정되어 있다. 제 7 도 (b)에서의 메모리 셀은 제 2 도 (b)에 나타내는 메모리 셀(1)에 대응하고, 메모리 셀의 구성은 제 6 도 (a)에 나타내는 제 1 실시예에 관한 메모리 셀과 마찬가지이다.
본 변형예의 특징으로서, 제 1 실시예의 제 5 변형예와 마찬가지로, 메모리 셀(1)은 플립플롭 접속된 부하트랜지스터 P1 및 P2와 구동트랜지스터 N1 및 N2가 저전압으로 동작하고, 워드선(WLn) 및 비트선쌍(BLn, /BLn)이 제 2 실시예와 같이 강압되어 있지 않은 전위에 의하여 제어되기 때문에 안정된 동작을 할 수 있다.
또 마찬가지로, 메모리 셀(2)은 플립플롭 접속된 부하트랜지스터 N1 및 N2와 구동트랜지스터 P1 및 P2는 저전압으로 동작하고, 워드선(WLp) 및 비트선쌍(BLp,/BLp)은 제 2 실시예와 같이 강압되어 있지 않은 전위에 의하여 제어되기 때문에 안정된 동작을 할 수 있다.
또 메모리 셀(2) 및 메모리 셀(2)은 공통 소스선에 제 6 전원(Vm)의 전위가 인가되어 있기 때문에 신호전위의 래치능력이 저하하고 있으므로 기입동작이 빨라진다.
이하 본 발명의 제 2 실시예의 제 5 변형예를 도면에 기초하여 설명한다.
제 4 도는 본 발명의 제 2 실시예의 제 5 변형예에 관한 메모리 셀 어레이를 나타내는 모식도이다.
제 5 도는 본 발명의 제 2 실시예의 제 5 변형예에 관한 메모리 셀 어레이로부터 데이터를 판독하는 타이밍 차트를 나타내고 있다.
제 4 도 (a)에서의 메모리 셀은 제 6 도 (a)에 나타내는 제 2 변형예의 메모리 셀이 4행×16열의 어레이형상으로 배치되어 있고, WL은 워드선, BL은 비트선, /BL은 기입시에는 기입제어선이 되는 비트상보선이다. 제 4 도 (b), 제 4 도(c) 및 제 5 도의 설명은 제 1 실시예의 제 6 변형예와 같으므로 생략한다.
본 변형예의 특징으로서 제 1 실시예의 제 6 변형예와 마찬가지로 활성화된 워드선에 접속된 메모리 셀은 기억노드가 비트선으로부터 차단되어 있기 때문에 관통전류가 흐르지 않고, 또 프리차지에 전력이 소비되지 않는 메모리 셀을 이용하고 있기 때문에 메모리 셀당 소비전력이 작아지므로 워드선의 개수를 줄일 수 있게 되고, 그 결과 억세스시간을 단축할 수 있다.
이하 본 발명의 제 3 실시예를 도면에 기초하여 설명한다.
제 8 도 (a)는 본 발명의 제 3 실시예에 관한 메모리 셀을 나타내는 회로도이다. 제 8 도 (a)에서, 제 1 도 (a)에 나타내는 제 1 실시예에 관한 메모리 셀과의 구성의 차이만을 설명하면, Vs1은 제 1 구동트랜지스터(N1)의 접지선이 접속되는 제 3 전원, Vs2는 제 2 구동트랜지스터(N2)의 접지선이 접속되는 제 4 전원이다.
제 9 도는 본 발명의 제 3 실시예에 관한 접지선 제어회로를 나타내는 회로도이다. 제 9 도에서 WE는 제 25 도에 나타내는 판독/기입 전환제어회로에 의하여 통지되는 기입요구, Din은 제 25 도에 나타내는 입출력 데이터 제어회로에 의하여 통지되는 기입데이터, pVs1(k)는 제 27 도 (b)에 나타내는 접지선의 선택회로(DSW2)로 보내지고, 메모리 셀의 접지선의 제 3 전원(Vs1)에 인가하기 위한 다중화된 제 1 전접지선, pVs2(k)는 마찬가지로 접지선의 선택회로(DSW2)로 보내지고, 메모리 셀의 제 4 전원(Vs2)에 인가하기 위한 다중화된 제 2 전접지선, Vu3는 제 1 전접지선(pVs1(k)) 및 제 2 전접지선(pVs2(k))에 인가하는 접지선 제어전위, Vss는 제 1 전접지선 (pVs1(k)) 및 제 2 전접지선(pVs2(k))에 인가하는 접지전위인 제 2 전원, PB1은 기입요구(WE)의 상보값에 따라 제 1 전접지선(pVs1(k))에 접지선 제어전위(Vu3)를 개폐하는 제 1 P형 스위치, PB2는 기입데이터(Din)에 따라 제 1 전접지선(pVs1(k))에 접지선 제어전위(Vu3)를 개폐하는 제 2 P형 스위치, NB1은 기입데이터(Din)에 따라 제 1 전접지선(pVs1(k))에 제 2 전원(Vss)의 전위를 개폐하는 제 1 N형 스위치, NB2는 기입요구(WE)에 따라 제 1 전접지선(pVs1(k))에 제 2 전원(Vss)의 전위를 개폐하는 제 2 N형 스위치, NB3는 기입요구(WE)의 상보값에 따라 제 1 전접지선(pVs1(k))에 제 2 전원(Vss)의 전위를 개폐하는 제 3 N형 스위치, PB3는 기입요구(WE)의 상보값에 따라 제 2 전접지선(pVs2(k))에 접지선 제어전위(Vu3)를 개폐하는 제 3 P형 스위치, PB4는 기입데이터(Din)의 상보값에 따라 제 2 전접지선(pVs2(k))에 접지선 제어전위(Vu3)를 개폐하는 제 4 P형 스위치, NB4는 기입데이터(Din)의 상보값에 따라 제 2 전접지선(pVs2(k))에 제 2 전원(Vss)의 전위를 개폐하는 제 4 N형 스위치, NB5는 기입요구(WE)에 따라 제 2 전접지선(pVs2(k))에 제 2 전원(Vss)의 전위를 개폐하는 제 5 N형 스위치, NB6은 기입요구(WE)의 상보값에 따라 제 2 전접지선(pVs2(k))에 제 2 전원(Vss)의 전위를 개폐하는 제 6 N형 스위치이다.
이하 상기와 같이 구성된 접지선 제어회로(B)의 동작을 설명한다.
본 실시예에서는 기입요구(WE)를 플러스논리로 한다.
우선 기입요구(WE)가 「1」인 경우, 즉 기입기간의 접지선 제어회로(B)의 동작을 설명한다.
기입데이터(Din)가 「1」일 때 제 1 전접지선(pVs1(k))에서의 제 1 P형 스위치(PB1), 제 1 N형스위치(NB1) 및 제 2 N형스위치(NB2)가 닫히고 다른 스위치가 열리기 때문에 제 1 전접지선(pVs1(k))는 제 2 전원(Vss)의 전위에 인가되고, 제 2 전접지선(pVs2(k))에서의 제 3 P형 스위치(PB3), 제 4 P형 스위치(PB4) 및 제 4 N형 스위치(NB4)가 닫히고 다른 스위치가 열리기 때문에 제 2 전접지선(pVs2(k))은 접지선 제어전위(Vu3)에 인가된다.
기입데이터(Din)가 「0」일 때, 제 1 전접지선(pVs1(k))에서의 제 1 P형 스위치(PB1), 제 2 P형 스위치(PB2) 및 제 2 N형 스위치(NB2)가 닫히고 다른 스위치가 열리기 때문에 제 1 전접지선(pVs1(k))은 접지선 제어전위(Vu3)에 인가되고, 제 2 전접지선(pVs2(k))에서의 제 3 P형 스위치(PB3), 제 4 N형 스위치(NB4) 및 제 5 N형 스위치(NB5)가 닫히고 다른 스위치가 열리기 때문에 제 2 전접지선(pVs2(k))은 제 2 전원(Vss)의 전위에 인가된다.
이어서 기입요구(WE)가 「0」인 경우, 즉 판독기간의 접지선 제어회로(B)의 동작을 설명한다.
기입데이터(Din)가 「1」일 때, 제 1 전접지선(pVs1(k))에서의 제 1 N형 스위치(NB1) 및 제 3 N형 스위치(NB3)가 닫히고 다른 스위치가 열리기 때문에, 제 1 전접지선(pVs1(k))은 제 2 전원(Vss)의 전위에 인가되고, 제 2 전접지선(pVs2(k))에서의 제 4 P형 스위치(PB4) 및 제 6 N형 스위치(NB6) 가 닫히고 다른 스위치가 열리기 때문에, 전비트상보선(/pBLk)은 제 2 전원(Vss)의 전위에 인가된다.
기입데이터(Din)가 「0」일 때, 제 1 전접지선(pVs1(k))에서의 제 2 P형 스위치(PB2) 및 제 3 N형 스위치(NB3)가 닫히고 다른 스위치가 열리기 때문에, 제 1 전접지선(pVs1(k))은 제 2 전원(Vss)의 전위에 인가되고, 제 2 전접지선(pVs2(k))에서의 제 4 N형 스위치(NB4) 및 제 6 N형 스위치(NB6)가 닫히고 다른 스위치가 열리기 때문에, 제 2 전접지선(pVs2(k))은 제 2 전원(Vss)의 전위에 인가된다.
본 실시예의 특징으로서 기입기간중에는 기입데이터(Din)에 따라 제 3 전원(Vs1) 또는 제 4 전원(Vs2)에 인가하는 제 2 전원(Vss)의 전위 또는 접지선 제어전위(Vu3)가 생성되고, 판독기간중에는 제 3 전원(Vs1) 또는 제 4 전원(Vs2)에 인가하는 제 2 전원(Vss)의 전위가 모두 생성된다.
이하 상기와 같이 구성된 메모리 셀의 동작을 도면에 기초하여 설명한다.
제 30 도는 본 발명의 제 3 실시예에 관한 메모리 셀의 동작시의 타이밍 차트이다. 각 신호는 제 29 도와 마찬가지이기 때문에 설명을 생략한다.
제 30 도에 나타내는 바와 같이, 판독동작은 판독기간의 타이밍 차트가 제 29 도에 나타내는 판독기간의 타이밍 차트와 같으며, 동작도 같기 때문에 설명을 생략한다.
기입동작에 있어서도 제 1 실시예와의 차이만을 설명한다. 우선, 제 1 기억노드(V1)에 「1」이, 제 2 기억노드(V1)에 「0」이 기입된다고 한다.
이어서 래치된 어드레스에 의하여 선택된 워드선(WL(2))이 상승하고, 제 9도에 나타내는 접지선 제어회로(B)에서, 기입요구(WE)는 「1」이며, 기입데이터(Din)는 「0」이라고 하면, 제 1 전접지선(pVs1(k))에 접지선 제어전위(Vu3)가 발생하고, 제 2 전접지선(pVs2(k))에 제 2 전원(Vss)의 전위가 발생한다.
이어서 비트상보선(/BL(1))의 전위가 제 2 하이데이터(Vu2)에 인가됨과 동시에, 제 3 전원(Vs1(1))은 접지선 제어전위(Vu3)에 인가되고, 제 4 전원(Vs2(1))은 제 2 전원(Vss)의 전위에 인가된다.
이어서 워드선(WL(2)에는 제 1 전원(Vcc) 정도의 전압이 인가되고, 비트상보선(/BL(1))에는 제 2 하이데이터전위(Vu2)가 인가되기 때문에 제 8 도 (a)에 나타내는 제 1 스위치(N3) 및 제 2 스위치(N14)는 모두 온이 된다.
이어서 비트선(BL)과 제 1 기억노드(V1)가 제 1 스위치(N3) 및 제 2 스위치(N14)를 통하여 접속되기 때문에 제 1 기억노드(V1)의 전위는 서서히 제 1 하이데이터전위(Vu1)에 접근하고, 반대로 제 2 기억노드(V2)의 전위는 서서히 제 2 전원(Vss)의 전위에 접근한다.
본 실시예의 특징으로서 기입동작기간에서 제 2 스위치(N14)는 항상 동작중이며, 제 1 부하트랜지스터(P1) 및 제 1 구동트랜지스터(N1)도 제 1 기억노드(V1)의 전위가 「1」이 되기까지의 과도기에서는 동작중이기 때문에 제 1 전원(Vcc)으로부터 제 3 전원(Vs1)으로 향하여 관통전류가 흐른다. 그러나 제 1 기억노드에 연결되는 제 3 전원(Vs1)의 전위를 접지전위인 제 2 전원(Vss)의 전위보다도 높게 설정함으로써, 제 1 구동트랜지스터(N1)의 온 저항이 크게 되기 때문에, 이 제 1 구동트랜지스터(N1)를 흐르는 관통전류가 억제되므로 기입동작이 완료된다.
또 제 3 전원을 제 2 전원(Vss)보다도 높게 인가하고 있기 때문에 제 2 기억노드의 신호전위의 래치능력이 저하하므로, 제 1 구동트랜지스터(N1)가 제 2 전원(Vss)의 경우에 비하여 빠르게 오프가 된다. 그 결과, 신호전위의 균형이 빠르게 무너지므로 기입동작을 한층 가속하게 된다.
또 접지선 제어전위(Vu3)는 수100mV 이상, 또 제 1 전원(Vcc) 전위와 제 1 구동트랜지스터(N1)의 임계치전압(Vt)과의 차의 전위 이하로 설정되어 있다.
이하 본 발명의 제 3 실시예의 제 1 변형예를 도면에 기초하여 설명한다.
제 8 도 (b)는 본 발명의 제 3 실시예의 제 1 변형예에 관한 메모리 셀 어레이의 일부를 나타내는 회로도이다. 제 8 도 (b)에서, 메모리 셀(31, 32, 33)은 제 8 도 (a)에 나타내는 제 3 실시예에 관한 메모리 셀이 동일한 워드선(WL)에 접속되어 있고, 메모리 셀(31)의 제 4 전원(Vs2(n-1))과 메모리 셀(32)의 제 3 전원(Vs1(n)) 이 접속되고, 메모리 셀(32)의 제 4 전원(Vs2(n))과 메모리 셀(33)의 제 3 전원(Vs1(n+1)) 이 접속되어 있는 구성이다.
상기 구성을 취하는 메모리 셀에서 메모리 셀(32)에 대하여 기입을 실행하는 경우에 인접하는 메모리 셀은 기입제어선이 되는 비트상보선 /BL(n-1) 및 /BL(n+1)이 선택되어 있지 않기 때문에 인접 메모리 셀(31 및 33)의 제 2 스위치(N14)는 오프로 되어 있다. 따라서 제 3 전원(Vs1)과 제 4 전원(Vs2)의 전위차, 즉 접지선 제어전위(Vu3)는 수100mV 이상, 또 제 1 전원(Vcc)의 전위와 제 1 구동트랜지스터(N1) 또는 제 2 구동트랜지스터(N2)의 임계치전압(Vt)과의 차의 전위 이하로 설정할 수 있다.
본 변형예의 특징으로서 서로 인접하는 메모리 셀 끼리의 제 3 전원(Vs1) 및 제 4 전원(Vs2)을 공유하여 분할된 접지선의 개수가 증가하지 않도록 할 수 있기 때문에 기판 상의 회로소자 형성영역을 회생하는 일이 없다.
이하 본 발명의 제 3 실시예의 제 2 변형예를 설명한다.
제 2 변형예는 제 1 실시예의 제 1 변형예와 마찬가지로 제 2 스위치(N14)의 임계치전압이 제 1 구동트랜지스터(N1)의 임계치전압, 제 2 구동트랜지스터(N2)의 임계치전압 및 제 1 스위치(N3)의 임계치전압보다도 낮게 되도록 설정되어 있는 구성으로 한다.
본 변형예의 특징으로서, 제 1 실시예의 제 1 변형예와 마찬가지로, 제 2 스위치(N14)로 되는 MOS형 트랜지스터의 임계치전압을 다른 트랜지스터와 비교하여 낮게 설정함으로써, 기입동작시에 있어서 비트상보선(/BL)이 제 1 전원(Vcc)의 전위보다도 높은 전위(Vpp)까지 승압될 필요가 없어지기 때문에 저전압에 의하여 동작하는 메모리 셀을 실현할 수 있다.
이하 본 발명의 제 3 실시예의 제 3 변형예를 설명한다.
제 3 변형예는 제 1 실시예의 제 2 변형예와 마찬가지로, 제 2 부하트랜지스터(P2)의 크기가 제 1 부하트랜지스터(P1) 및 제 2 구동트랜지스터(N2)보다도 작게 되도록 설정되어 있는 구성으로 한다.
본 변형예의 특징으로서 제 1 실시예의 제 2 변형예와 마찬가지로, 제 1 기억노드(V1) 및 제 2 기억노드(V2)는 비트선쌍(BL, /BL)과 각각 차단되어 있기 때문에 판독동작시의 노이즈 마진이 매우 크게 확보되어 있고, 더구나 쉽게 작아지지는 않으므로 플립플롭회로의 균형을 무너뜨려서 제 2 부하트랜지스터(P2)의 크기를 작게 할 수 있고, 기입동작이 고속이 된다.
이하 본 발명의 제 3 실시예의 제 4 변형예를 도면에 기초하여 설명한다.
제 10 도는 본 발명의 제 3 실시예의 제 4 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 10 도에서 제 8 도 (a)에 나타내는 제 3 실시예에 관한 메모리 셀과의 구성의 차이만을 설명하면, /BL은 기입동작시에 제 4 전원(Vs2)의 전위에 인가되는 비트선(BL)의 상보선이 되고, WT는 기입동작시에 제 2 하이데이터전위(Vu2)에 인가되는 제 2 제어선으로서의 기입제어선으로 되는 구성이다.
제 4 전원(Vs2)에 인가하는 제 2 전원(Vss)의 전위 및 접지선 제어전위(Vu3)는 제 9 도에 나타내는 접지선 제어회로(B)에 의하여 생성되고, 또 제 2 하이데이터전위(Vu2)는 제 21 도(b)에 나타내는 비트선제어회로(A2)에 의하여 생성된다.
제 4 변형예의 판독동작 및 기입동작은 제 3 실시예와 마찬가지이므로 생략한다.
본 변형예의 특징으로서 행방향보다도 열방향으로 많은 메모리 셀이 접속되어 있는 구성으로 하는 경우의 기입동작시에 있어서, 제 2 전원(Vss)의 전위로부터 제 2 하이데이터전위(Vu2)까지 크게 전위가 변화하는 기입제어선(WT)의 배선이, 워드선(WL)과 평행으로 배치됨으로써, 기입제어선(WT)에 접속되는 메모리 셀의 수가 감소되기 때문에 기입제어선(WT)의 부하용량이 감소되므로, 메모리 셀의 소비전력이 줄고, 또 그 기입동작이 고속이 된다.
또 제 1 구동트랜지스터(N1)의 접지선의 전위가 되는 제 3 전원(Vs1)의 전위가 제 9 도에 나타내는 접지선 제어회로(B)에 의하여 제어되어 기입동작이 실행될 때에 기입제어선(WT)이 행방향으로부터 선택됨으로써, 기입데이터신호가 인가되는 비트선(BL)은 열방향으로 배치되고, 기입제어전압이 인가되는 기입제어선(WT)은 행방향으로 배치되어 있기 때문에, 기입이 실행되는 메모리 셀은 비트선(BL)과 기입제어선(WT)이 교차하는 선택된 메모리 셀에 한정되므로, 선택되어 있지 않은 메모리 셀에 대하여 데이터를 기입해버리는, 말하자면 오기입을 방지할 수 있다.
이하 본 발명의 제 3 실시예의 제 5 변형예를 도면에 기초하여 설명한다.
제 11 도는 본 발명의 제 3 실시예의 제 5 변형예에 관한 메모리 셀 어레이를 나타내는 모식도이다. 제 11 도에 있어서, 제 10 도에 나타내는 제 3 실시예의 제 4 변형예에 관한 메모리 셀이 어레이형상으로 배치될 때에 4개의 워드선(WL)에 대하여 하나의 기입제어선(WT)이 배치되는 구성이다. 기입제어선(WT)의 전위는 제 3 실시예의 제 4 변형예와 마찬가지로 제 21 도(b)에 나타내는 비트선 제어회로(A2)에 의하여 생성된다.
제 11 도에서 나타내는 바와 같이, 4열마다 선택열이 존재한다고 하면, 16개의 워드선에 대하여 4개의 기입제어선(WT)을 설치하게 되고, 4개의 기입제어선(WT)이 각각 다른 열어드레스의 메모리 셀에 접속되기 때문에 선택셀만이 워드선이 되는 워드선(WL)과 기입제어선이 되는 기입제어선(WT)에 의하여 동시에 선택되는 유일한 메모리 셀이 된다. 따라서 제 3 전원(Vs1) 및 제 4 전원(Vs2)의 전위가 기입동작시에 변화했다고 해도 선택되지 않은 메모리 셀에 대한 오기입은 방지된다.
본 변형예의 특징으로서, 워드선(WL)과 같은 행어드레스마다에 기입제어선(WT)을 설치하는 것은 아니고, 4개의 워드선(WL)에 대하여 1개만 설치하는 구성을 취함으로써 기입제어선(WT)의 개수를 줄일 수 있기 때문에 기입제어선(WT)이 반도체기판 상의 회로소자 형성영역을 회생하지 않는다.
이하 본 발명의 제 3 실시예의 제 6 변형예를 도면에 기초하여 설명한다.
제 12 도는 본 발명의 제 3 실시예의 제 6 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 8 도 (a)에 나타내는 메모리 셀에 대하여 새롭게 제 12 도에 나타내는 메모리 셀에 추가된 구성요소 만을 설명한다. 제 12 도에서 N35는 기입동작시의 제 1 기억노드(V1)에 대한 기입속도를 올리기 위하여 제 2 기억노드(V2)와 제 4 전원(Vs2) 사이에 제 2 구동트랜지스터(N2)와 병렬로 접속되고, 비트선(BL)에 의하여 제 1 스위치(N3)를 통하여 제어되는 제 3 스위치이다.
이하 상기와 같이 구성된 메모리 셀의 기입동작을 설명한다.
제 3 실시예와 비교하여 특징적인 점만을 설명한다. 제 1 기억노드에 「1」 및 제 2 기억노드에 「0」을 기입하는 경우를 생각한다. 우선 워드선(WL)에는 제 1 전원(Vcc) 정도의 전압이 인가되고, 비트상보선(/BL)에는 제 2 하이데이터전위(Vu2)가 인가되기 때문에 제 1 스위치(N3) 및 제 2 스위치(N14)는 모두 온이 된다.
이어서 비트선(BL)과 제 1 기억노드(V1)가 제 1 스위치(N3) 및 제 2 스위치(N14)를 통하여 접속되기 때문에, 제 1 기억노드(V1)의 전위는 제 21 도 (a)에 나타내는 비트선제어회로(A1)가 생성하는 제 1 하이데이터전위(Vu1)에 서서히 접근한다. 또, 제 1 접속점(V3)의 전위는 제 1 기억노드(V1) 보다도 높아져 있기 때문에, 제 2 구동트랜지스터(N2)가 동작하기 보다도 먼저 제 3 스위치(N35)가 동작을 시작하므로 제 2 기억노드(V2)의 전위는 제 2 전원(Vss)의 전위에 급속하게 접근하고, 제 1 구동트랜지스터(N1)는 급속하게 동작을 그치며, 또 제 1 부하트랜지스터(P1)는 급속하게 저임피던스가 되어, 제 3 실시예보다도 고속으로 기입동작을 실행할 수 있다.
또 메모리 셀당 트랜지스터의 수가 하나 증가하게는 되지만, 대상성이 좋아지기 때문에 반도체기판 상의 레이아우트설계를 할 때에 불리하게는 되지 않는다.
이하 본 발명의 제 3 실시예의 제 7 변형예를 도면에 기초하여 설명한다.
제 2 도 (a)는 본 발명의 제 3 실시예의 제 7 변형예에 관한 메모리 셀의 전원의 전위를 나타내고 있다. 제 7 변형예는 제 1 실시예의 제 4 변형예에서의 메모리 셀(1)로 교체되는 제 3 실시예의 메모리 셀을 가지는 구성으로 하는 것이다.
본 변형예의 특징으로서 플립플롭 접속되는 트랜지스터군은 제 1 전원(Vcc)의 전위보다도 낮은 제 6 전원(Vm)의 전위라도, 판독동작시에는 비트선쌍(BL, /BL)이 제 2 전원(Vss)의 전위에 인가되고, 기입동작시에는 비트상보선(/BL)에 제 3 실시예와 같은 제 1 전원(Vcc)의 전위와 같은 정도의 전위로 인가되기 때문에 안정된 동작이 된다.
또 메모리 셀의 공통 소스선에 제 1 전원(Vcc)과 제 2 전원(Vss)의 중간의 제 6 전원(Vm)의 전위가 인가되어 있기 때문에 신호전위의 래치능력이 저하하고 있으므로 기입동작이 빨라진다.
이하 본 발명의 제 3 실시예의 제 8 변형예를 도면에 기초하여 설명한다.
제 2 도 (b)는 본 발명의 제 3 실시예의 제 8 변형예에 관한 메모리 셀의 전원의 전위를 나타내고 있다. 제 2도 (b)에 있어서, 제 2 도 (a)에 나타낸 강압회로로 교체하여 제 3 실시예에 관한 메모리 셀이 접속되어 있는 구성으로 한다.
제 13 도는 본 발명의 제 3 실시예의 제 8 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 13 도 (a)에서의 메모리 셀은 제 2 도 (b)에 나타내는 메모리 셀(2)에 대응하고, 메모리 셀의 구성은 제 8 도 (a)에 나타내는 제 3 실시예에 관한 메모리 셀의 각 트랜지스터가 대응하는 트랜지스터의 도전형과 반대의 도전형으로 설정되어 있다. 제 13 도 (b)에서의 메모리 셀은 제 2 도 (b)에 나타내는 메모리 셀(1)에 대응하고, 메모리 셀의 구성은 제 8 도 (a)에 나타내는 제 1 실시예에 관한 메모리 셀과 같다.
본 변형예의 특징으로서 제 1 실시예의 제 5 변형예와 마찬가지로, 메모리 셀(1)은 플립플롭 접속된 부하트랜지스터 P1 및 P2와 구동트랜지스터 N1 및 N2가 저전압으로 동작하고, 워드선(WLn) 및 비트선쌍(BL, /BLn)이 제 3 실시예와 같이 강압되어 있지 않은 전위에서 제어되기 때문에 안정된 동작을 할 수 있다.
또 메모리 셀(2)은 플립플롭 접속된 부하트랜지스터 N1 및 N2와 구동트랜지스터 P1 및 P2가 저전압으로 동작하고, 워드선(WLp) 및 비트선쌍(BLp, /BLp)이 제 3 실시예와 마찬가지로 강압되어 있지 않은 전위로 제어되기 때문에 안정된 동작을 할 수 있다.
또 메모리 셀(1) 및 메모리 셀(2)은 공통 소스선에 제 6 전원(Vm)의 전위가 인가되어 있기 때문에, 신호전위의 래치능력이 저하하고 있으므로 기입동작이 빨라진다.
이하 본 발명의 제 3 실시예의 제 9 변형예를 도면에 기초하여 설명한다.
제 4 도는 본 발명의 제 3 실시예의 제 9 변형예에 관한 메모리 셀 어레이를 나타내는 모식도이다.
제 5 도는 본 발명의 제 3 실시예의 제 9 변형예에 관한 메모리 셀 어레이로부터 데이터를 판독할 때의 타이밍 차트를 나타내고 있다.
제 4 도 (a)에서, 메모리 셀은 제 8 도 (a)에 나타내는 제 3 실시예의 메모리 셀이 4행×16열의 어레이형상으로 배치되어 있고, WL은 워드선, BL은 비트선, /BL은 기입시에는 기입제어선으로 되는 비트상보선이다. 제 4 도 (b), 제 4 도 (c) 및 제 5 도의 설명은 제 1 실시예의 제 6 변형예와 같으므로 생략한다.
본 변형예의 특징으로서, 제 1 실시예의 제 6 변형예와 마찬가지로, 활성화된 워드선에 접속된 메모리 셀은 기억노드가 비트선으로부터 차단되어 있기 때문에 관통전류가 흐르지 않고, 또 프리차지에 전력이 소비되지 않는 메모리 셀을 이용하고 있기 때문에 메모리 셀당 소비전력이 작아지므로 워드선(WL)의 개수를 줄일 수 있게 되고, 그 결과, 억세스 시간을 단축할 수 있다.
이하 본 발명의 제 4 실시예를 도면에 기초하여 설명한다.
제 14 도 (a)는 본 발명의 제 4 실시예에 관한 메모리 셀을 나타내는 회로도이다. 제 14 도 (a)에서, 제 6 도 (a)에 나타내는 제 2 실시예에 관한 메모리 셀과의 구성의 차이만을 설명하면 Vs1은 제 1 구동트랜지스터(N1)의 접지선이 접속되는 제 3 전원, Vs2는 제 2 구동트랜지스터(N2)의 접지선이 접속되는 제 4 전원이다.
제 9 도는 본 발명의 제 4 실시예에 관한 접지선 제어회로를 나타내는 회로도이다. 제 9 도에 나타내는 접지선 제어회로(B)는 제 3 실시예와 공통으로 이용되기 때문에 설명을 생략한다.
이하 상기와 같이 구성된 메모리 셀 및 접지선 제어회로의 동작을 도면에 기초하여 설명한다.
제 30 도는 본 발명의 제 4 실시예에 관한 메모리 셀의 동작시의 타이밍 차트이다.
제 30 도에 나타내는 바와 같이, 판독동작은 판독기간의 타이밍 차트가 제 29 도에 나타내는 판독기간의 타이밍 차트와 마찬가지이며, 동작도 같기 때문에 설명을 생략한다.
기입동작에 있어서도 제 2 실시예와의 차이만을 설명한다. 우선, 제 1 기억노드(V1)에 「0」이, 제 2 기억노드(V2)에 「1」이 기억된다고 한다.
이어서 래치된 어드레스에 의하여 선택되는 워드선(WL(2))이 상승하고, 제 9 도에 나타내는 접지선 제어회로(B)에서, 기입요구(WE)는 「1」이며, 기입데이터(Din)는 「0」이라고 하면, 제 1 전접지선(pVs1(k))은 접지선 제어전위(Vu3)에 인가되고, 제 2 전접지선(pVs2(k))은 제 2 전원(Vss)의 전위에 인가된다.
이어서 비트상보선(/BL(1))의 전위가 제 2 하이데이터전위(Vu2)에 인가됨과동시에, 제 3 전원(Vs1(1))은 접지선 제어전위(Vu3)에 인가되고, 제 4 전원(Vs2(1))은 제 2 전원(Vss)의 전위에 인가된다.
이어서 워드선(WL(2))에는 제 1 전원(Vcc) 정도의 전압이 인가되고, 비트상 보선(/BL(1))에는 제 2 하이데이터전위(Vu2)가 인가되기 때문에 제 1 스위치(N3) 및 제 2 스위치(N24)는 모두 온이 된다.
그 결과, 비트선(BL)과 제 2 기억노드(V2)가 제 1 스위치(N3)를 통하여 접속되기 때문에 제 2 기억노드(V2)의 전위는 서서히 접지전위(Vx1)에 접근한다. 또, 제 1 구동트랜지스터(N1)의 게이트전극이 제 2 데이터 유지노드(V2)와 접속되어 있기 때문에 그 임계치 전압까지 내려가면 제 1 구동트랜지스터(N1)의 동작이 정지하고, 또 제 1 부하트랜지스터(P1)의 게이트전극이 제 2 기억노드(V2)와 접속되어 있기 때문에 제 1 부하트랜지스터(P1)는 그 임계치전압을 넘으면 동작하기 시작하므로, 제 1 기억노드(V1)의 전위는 제 1 전원(Vcc)에 차차 접근하여 기입동작은 완료된다. 또, 기입의 대상으로 되는 기억노드는 제 3 실시예의 메모리 셀에서는 제 1 기억노드(V1)이지만, 본 실시예에서는 제 2 실시예와 같은 제 2 기억노드(V2)이다.
본 실시예의 특징으로서, 기입동작기간에서 제 1 구동트랜지스터(N1)는 제 1 기억노드(V1)에 로우데이터를 기입하는 경우에, 제 3 전원(Vs1)에 접지선 제어전위(Vu3)를 인가함으로써, 제 1 기억노드(V1)의 신호전위의 래치능력을 저하시키고 있으므로, 제 1 기억노드(V1)에 신속하게 「0」에 기입할 수 있다.
또 접지선 제어전위(Vu3)는 수100mV 이상, 또 제 1 전원(Vcc) 전위와 제 1 구동트랜지스터의 임계치전압(Vt)과의 차의 전위 이하로 설정된다.
본 실시예의 메모리 셀과 제 3 실시예의 메모리 셀과의 구분은, 보다 노이즈 마진을 우선하는 경우에는 제 2 스위치(N24)가 제 1 구동트랜지스터(N1)와 직렬로 접속되어 있지 않은 본 실시예의 메모리 셀을 이용하며 보다 집적도를 우선하는 경우에는 6개의 트랜지스터에 의하여 구성되는 제 3 실시예의 메모리 셀을 이용하면 된다.
이하 본 발명의 제 4 실시예의 제 1 변형예를 도면에 기초하여 설명한다.
제 14 도 (b)는 본 발명의 제 4 실시예의 제 1 변형예에 관한 메모리 셀 어레이의 일부를 나타내는 회로도이다. 제 14 도 (b)에 있어서, 메모리 셀 41, 42 및 43은 제 14 도 (a)에 나타내는 제 4 실시예에 관한 메모리 셀이 동일한 워드선(WL)에 접속되어 있고, 메모리 셀(41)의 제 4 전원(Vs2(n-1))과 메모리 셀(42)의 제 3 전원(Vs1(n))이 접속되고, 메모리 셀(42)의 제 4 전원(Vs2(n))과 메모리 셀(43)의 제 3 전원(Vs1(n+1))이 접속되어 있는 구성으로 한다.
상기 구성을 취하는 메모리 셀에 있어서, 제 3 실시예의 제 1 변형예와 마찬가지로, 인접하는 메모리 셀은 기입제어선이 되는 비트상보선 /BL(n-1) 및 /BL(n+1)이 선택되어 있지 않기 때문에 인접 메모리 셀 41 및 43의 제 2 스위치(N24)는 오프로 되어 있다. 따라서 제 3 전원(Vs1)과 제 4 전원(Vs2)의 전위차, 즉 접지선 제어전위(Vu3)는 수100mV 이상, 또 제 1 전원(Vcc)의 전위와 제 1 구동트랜지스터(N1) 또는 제 2 구동트랜지스터(N2)의 임계치전압(Vt)의 차의 전위 이하로 설정하는 것이 가능하다.
본 변형예의 특징으로서, 서로 인접하는 메모리 셀끼리의 제 3 전원(Vs1) 및제 4 전원(Vs2)를 공유하고 있기 때문에 분할된 접지선의 개수가 증가하지 않으므로 반도체 기판 상의 회로소자 형성영역이 분할된 접지선에 의하여 희생되지 않는다.
이하 본 발명의 제 4 실시예의 제 2 변형예를 설명한다.
제 2 변형예는 제 2 실시예의 제 1 변형예와 마찬가지로, 제 1 부하트랜지스터(P1)의 크기가 제 2 부하트랜지스터(P2) 보다도 작게 설정되어 있는 구성으로 한다.
본 변형예의 특징으로서 제 2 실시예의 제 1 변형예와 마찬가지로, 제 1 기억노드(V1) 및 제 2 기억노드(V2)는 비트선쌍(BL, /BL)과 각각 차단되어 있기 때문에 판독동작시의 노이즈 마진이 매우 크게 확보되어 있고, 더구나 쉽게 작아지지는 않으므로 플립플롭회로의 균형을 무너뜨리고 제 1 부하트랜지스터(P1)의 크기를 작게 할 수 있고, 기입동작을 고속화할 수 있다.
이하 본 발명의 제 4 실시예의 제 3 변형예를 도면에 기초하여 설명한다.
제 15 도 (a)는 본 발명의 제 4 실시예의 제 3 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 15 도 (a)에서, 제 15 도 (a)에 나타내는 제 4 실시예에 관한 메모리 셀과의 구성의 차이만을 설명하면, 비트선(BL)의 상보선이 되는 /BL은 제 4 전원(Vs2)에 인가되고, WT는 기입동작시에 제 2 하이데이터 전위(Vu2)에 인가되는 기입제어선으로 되는 구성이다.
제 4 전원(Vs2)에 인가하는 제 2 전원(Vss)의 전위 및 접지선 제어전위(Vu3)는 제 9 도에 나타내는 접지선 제어회로(B)에 의하여 생성되고, 제 2 하이데이터전위(Vu2)는 제 21 도 (b)에 나타내는 비트선 제어회로(A2)에 의하여 생성된다.
제 3 변형예의 판독동작 및 기입동작은 제 4 실시예와 마찬가지이므로 생략한다.
본 변형예의 특징으로서 제 10 도에 나타낸 제 3 실시예의 제 4 변형예와 마찬가지로 행방향보다도 열방향으로 많은 메모리 셀이 접속되어 있는 구성으로 하는 경우의 기입동작시에 있어서 기입제어선(WT)에 접속되는 메모리 셀의 수가 줄기 때문에, 기입제어선(WT)의 부하용량이 감소하기 때문에 메모리 셀의 소비전력이 감소하고, 또 기입동작이 고속이 된다. 또 제 1 구동트랜지스터(N1)의 접지선의 전위로 되는 제 3 전원(Vs1)의 전위가 제 9 도에 나타내는 접지선 제어회로(B)에 의하여 제어되어 기입동작이 실행될 때에 기입이 실행되는 메모리 셀은 비트선(BL)과 기입제어선(WT)이 교차하는 선택된 메모리 셀에 한정되므로 선택되어 있지 않은 메모리 셀에 대하여 오기입을 방지할 수 있다.
이하 본 발명의 제 4 실시예의 제 4 변형예를 도면에 기초하여 설명한다.
제 11 도는 본 발명의 제 4 실시예의 제 4 변형예에 관한 메모리 셀 어레이를 나타내는 모식도이다. 제 11 도에서, 제 4 실시예의 제 3 변형예에 관한 메모리 셀이 어레이형상으로 배치될 때에 4개의 워드선(WL)에 대하여 1개의 기입제어선(WT)이 배치되는 구성이다. 기입제어선(WT)의 전위는 제 21 도(b)에 나타내는 비트선 제어회로(A2)에 의하여 생성된다.
제 11 도에 나타내는 바와 같이, 제 3 실시예의 제 5 변형예와 마찬가지로, 4개의 기입제어선(WT)이 각각 다른 열어드레스의 메모리 셀에 접속되기 때문에 선택셀만이 워드선(WL)과 기입제어선(WT)에 의하여 동시에 선택되는 유일한 메모리셀이 되므로, 제 3 전원(Vs1)의 전위 및 제 4 전원(Vs2)의 전위가 기입동작시에 변화했다고 해도, 선택되지 않은 메모리 셀에 대한 오기입이 방지된다.
본 변형예의 특징으로서 워드선(WL)과 같은 행어드레스마다에 기입제어선(WT)을 설치하는 것은 아니고, 4개의 워드선(WL)에 대하여 1개만 설치하는 구성을 취함으로써 기입제어선(WT)의 개수를 줄일 수 있기 때문에 기입제어선(WT)이 반도체기판 상의 회로소자 형성영역을 회생하지 않는다.
이하 본 발명의 제 4 실시예의 제 5 변형예를 도면에 기초하여 설명한다.
제 15 도 (b)는 본 발명의 제 4 실시예의 제 5 변형예에 관한 메모리 셀을 나타내는 회로도이다. 도 제 14 도 (a)에 나타내는 메모리 셀에 대하여 새롭게 제 15 도 (b)에 나타내는 메모리 셀에 추가된 구성요소만을 설명한다. 제 15 도 (b)에 있어서, N46은 기입동작시의 제 2 기억노드(V2)에 대한 기입속도를 올리기 위하여 제 1 기억노드(V1)와 제 3 전원(Vs1) 사이에 제 1 구동트랜지스터(N1)와 병렬로 접속되고, 비트선(BL)에 의하여 제 1 스위치(N3)를 통하여 제어되는 제 4 스위치이다.
이하 상기와 같이 구성된 메모리 셀의 기입동작을 설명한다.
제 4 실시예와 비교하여 특징적인 점만을 설명한다. 제 1 기억노드(V1)에 「0」 및 제 2 기억노드에 「1」을 기입하는 경우를 고려한다. 우선, 워드선(WL)에는 제 1 전원(Vcc)정도의 전압이 인가되고, 비트상보선(/BL)에는 제 2 하이데이터 전위(Vu2)가 인가되기 때문에 제 1 스위치(N3) 및 제 2 스위치(N14)는 모두 온이된다.
이어서 비트선(BL)과 제 2 기억노드(V2)가 제 1 스위치(N3) 및 제 2 스위치(N24)를 통하여 접속되기 때문에 제 2 기억노드(V2)의 전위는 제 21 도 (a)에 나타내는 비트선 제어회로(A1)에 의하여 생성되는 제 1 하이데이터전위(Vu1)에 서서히 접근한다. 또 제 4 스위치(N46)의 게이트전극의 전위는 제 2 기억노드(V2)보다도 높기 때문에 제 1 구동트랜지스터(N1)가 동작하는것 보다도 먼저 제 4 스위치(N46)가 동작을 시작하고 있으므로, 제 1 기억노드(V1)의 전위는 제 2 전원(Vss)의 접지전위에 급속하게 접근한다. 따라서 제 2 구동트랜지스터(N2)는 급속하게 동작을 그치고, 또 제 2 부하트랜지스터(P2)는 급속하게 저임피던스가 되고 제 4 실시예보다도 고속으로 기입동작을 실행할 수 있다.
이하 본 발명의 제 4 실시예의 제 6 변형예를 도면에 기초하여 설명한다.
제 2 도 (a)는 본 발명의 제 4 실시예의 제 6 변형예에 관한 메모리 셀의 전원의 전위를 나타내고 있다. 본 실시예는 제 1 실시예의 제 4 변형예에서의 메모리 셀(1)로 교체되는 제 4 실시예의 메모리 셀을 가지는 구성으로 한다.
본 실시예의 특징으로서 플립플롭 접속되는 트랜지스터군은 제 1 전원(Vcc)의 전위보다도 낮은 제 6 전원(Vm)의 전위라도, 판독동작시에는 비트선쌍(BL, /BL)이 제 2 전원(Vss)의 전위로 인가되고, 기입동작시에는 비트상보선(/BL)에 제 4 실시예와 같은 제 1 전원(Vcc)의 전위와 같은 정도의 전위에 인가되기 때문에 안정된 동작을 할 수 있다.
또 메모리 셀의 공통 소스선에 제 1 전원(Vcc)과 제 2 전원(Vss)의 중간의제 6 전원(Vm)의 전위가 인가되어 있기 때문에 신호전위의 래치능력이 저하하고 있으므로 기입동작이 빨라진다.
이하 본 발명의 제 4 실시예의 제 7 변형예를 도면에 기초하여 설명한다.
제 2 도 (b)는 본 발명의 제 4 실시예의 제 7 변형예에 관한 메모리 셀의 전원의 전위를 나타내고 있다. 제 2 도 (b)에서, 제 2 도 (a)에 나타낸 강압회로로 교체하여 제 4 실시예에 관한 메모리 셀이 접속되어 있는 구성을 한다.
제 16 도는 본 발명의 제 4 실시예의 제 7 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 16 도 (a)에 있어서, 메모리 셀은 제 2 도 (b)에 나타내는 메모리 셀(2)에 대응하고, 메모리 셀의 구성은 제 14 도 (a)에 나타내는 제 4 실시예에 관한 메모리 셀의 각 트랜지스터가 대응하는 트랜지스터의 도전형과 반대의 도전형에 설정되어 있다. 제 16 도 (b)에서의 메모리 셀은 제 2 도(b)에 나타내는 메모리 셀(1)에 대응하며, 메모리 셀의 구성은 제 14 도 (a)에 나타내는 제 4 실시예에 관한 메모리 셀과 같다.
본 변형예의 특징으로서 제 3 실시예의 제 8 변형예와 마찬가지로, 메모리 셀(1)은 플립플롭 접속된 부하트랜지스터 P1 및 P2와 구동트랜지스터 N1 및 N2가 저전압으로 동작하고, 워드선(WLn) 및 비트선쌍(BLn, /BLn)이 제 4 실시예와 같이 강압되어 있지 않은 전위로 제어되기 때문에 안정된 동작을 할 수 있다.
또, 메모리 셀(2)은 플립플롭 접속된 부하트랜지스터 N1 및 N2와 구동트랜지스터 P1 및 PN2가 저전압으로 동작하고, 워드선(WLp) 및 비트선쌍(BLp, /BLp)이 제 4 실시예와 같이 강압되어 있지 않은 전위로 제어되기 때문에 안정된 동작을 할 수있다.
또, 메모리 셀(1) 및 메모리 셀(2)은 공통 소스선에 제 6 전원(Vm)의 전위가 인가되어 있기 때문에 신호전위의 래치능력이 저하하고 있으므로 기입동작이 빨라진다.
이하 본 발명의 제 4 실시예의 제 8 변형예를 도면에 기초하여 설명한다.
제 4 도는 본 발명의 제 4 실시예의 제 8 변형예에 관한 메모리 셀 어레이를 나타내는 모식도이다.
제 5 도는 본 발명의 제 4 실시예의 제 8 변형예에 관한 메모리 셀 어레이로부터 데이터를 판독할 때의 타이밍 차트를 나타내고 있다.
제 4 도 (a)에서 메모리 셀은 제 14 도 (a)에 나타내는 제 4 실시예의 메모리 셀이 4행×16열의 어레이 형상으로 배치되고, WL은 워드선, BL은 비트선, /BL은 기입시에는 기입제어선이 되는 비트상보선이다. 제 4 도 (b), 제 4 도 (c) 및 제 5 도의 설명은 제 1 실시예의 제 6 변형예와 같으므로 생략한다.
본 변형예의 특징으로서 제 1 실시예의 제 6 변형예와 마찬가지로, 활성화된 워드선(WL)에 접속된 메모리 셀은 기억노드가 비트선(BL)으로부터 차단되어 있기 때문에 관통전류가 흐르지 않고, 또 프리차지에 전력이 소비되지 않는 메모리 셀을 이용하고 있기 때문에, 메모리 셀당 소비전력이 작아지므로 워드선의 개수를 줄일 수 있게 되고, 그 결과 억세스시간을 단축할 수 있다.
이하 본 발명의 제 5 실시예를 도면에 기초하여 설명한다.
제 17 도 (a)는 본 발명의 제 5 실시예에 관한 메모리 셀을 나타내는 회로도이다. 제 17 도 (a)에서, 제 28 도에 나타내는 종래의 메모리 셀에 비하여 구성이 다른 구성요소만을 설명하면, N54는 제 2 기억노드(V2)의 전위에 의하여 제어되고 제 1 기억노드(V1)를 비트선(BL)으로부터 차단하는 제 2 스위치, N55는 제 1 기억노드(V1)의 전위에 의하여 제어되고 제 2 기억노드(V2)를 비트상보선(/BL)으로부터 차단하는 제 3 스위치, N56은 워드선(WL)이 활성화되었을 때에 비트상보선(/BL)에 의하여 제 2 기억노드(V2)에 의하여 제 2 기억노드(V2)에 대하여 기입동작을 가능하게 하는 제 4 스위치, Vsm은 메모리 셀을 동작시키는 기준전위로 되는 제 5 전원, V53은 제 1 구동트랜지스터(N1)와 제 1 스위치(N3) 사이의 제 1 접속점, V54는 제 2 구동트랜지스터(N2)와 제 3 스위치(N55) 사이의 제 2 접속점이다.
제 2 스위치(N54)는 제 1 부하트랜지스터(P1)와 제 1 구동트랜지스터(N1) 사이에 직렬로 접속되고, 제 3 스위치(N55)는 제 2 부하트랜지스터(P2)와 제 2 구동트랜지스터(N2) 사이에 직렬로 접속되어 있다.
제 1 구동트랜지스터(N1) 및 제 2 스위치(N54)와 제 2 구동트랜지스터(N2) 및 제 3 스위치(N55)는 쌍을 이루고, 제 1 부하트랜지스터(P1) 및 제 2 부하트랜지스터(P2)는 쌍을 이루고, 이들의 트랜지스터군은 플립플롭 접속되어 있다.
제 1 기억노드(V1)는 제 1 부하트랜지스터(P1)에 접속되고, 또 제 2 스위치(N54) 및 제 1 구동트랜지스터(N1)를 통하여 제 5 전원(Vsm)에 접속되어 있다.
제 2 기억노드(V2)는 제 2 부하트랜지스터(P2)에 접속되고, 또 제 3 스위치(N55) 및 제 2 구동트랜지스터(N2)를 통하여 제 5 전원(Vsm)에 접속되어 있다.
이하 상기와 같이 구성된 메모리 셀의 동작을 도면에 기초하여 설명한다. 제 19 도 (a)는 본 발명의 제 5 실시예에 관한 메모리 셀의 동작시의 타이밍 차트이다. 제 19 도 (a)에서, Vcc는 메모리 셀의 판독동작 및 기입동작을 제어하는 제 1 전원의 전위, Vss는 메모리 셀의 판독동작 및 기입동작을 제어하는 접지전위로 되는 제 2 전원의 전위, Vsm은 메모리 셀의 판독동작 및 기입동작을 제어하는 제 1 전원의 전위(Vcc)의 거의 2분의 1의 기준전위로 되는 제 5 전원의 전위, V1은 메모리 셀의 제 1 기억노드의 전위, V2는 메모리 셀의 제 2 기억노드의 전위, WLn은 워드선의 전위, BLn 및 /BLn은 비트선과 비트상보선과의 전위이다.
처음에, 본 실시예에 관한 메모리 셀의 판독기간의 동작을 설명한다.
우선, 제 1 기억노드(V1)에는 「1」, 즉 제 1 전원(Vcc)의 전위가 유지되고, 제 2 기억노드(V2)에는 「0」, 즉 제 5 전원(Vsm)의 전위가 유지되어 있다고 한다. 메모리 셀의 각 제어회로의 동작은 제 1 실시예와 같으므로 메모리 셀에만 착안하여 설명한다.
우선 워드선(WLn)의 전위가 상승하고, 제 1 스위치(N3) 및 제 4 스위치(N56)가 온이 되면 제 1 접속점(V53)은 비트선(BLn)에 접속되고, 제 2 접속점(V54)은 비트상보선(/Bln)에 접속된다.
이어서 제 2 기억노드(V2)의 전위는 제 5 전원(Vsm)의 전위이기 때문에 제 1 구동트랜지스터(N1)가 충분히 동작하고 있지 않고, 비트선(BLn)은 고임피던스로 제 5 전원(Vsm)과 접속된다. 한편, 비트상보선(/BLn)은 제 2 접속점(V54)에 접속되고,제 2 구동트랜지스터(N2)가 충분히 동작하고 있기 때문에 비트선(BLn) 보다도 낮은 임피던스로 제 5 전원(Vsm)에 접속된다. 따라서 비트선쌍(BLn, /BLn) 사이의 전기적 특성의 차는 제 1 기억노드(V1)의 유지데이터에만 의존하고, 임피던스 특성의 차로서 나타나므로 안정된 판독동작이 가능하게 된다.
본 실시예의 특징으로서, 제 1 기억노드(V1)는 제 2 스위치(N54)에 의하여 비트선으로부터 차단되어 있으므로 판독시에 기억노드(V1)의 전위가 상승하는 일이 없으므로, 제 1 전원(Vcc)으로부터 제 2 구동트랜지스터(N2)를 통하여 제 5 전원(Vsm)에 관통전류가 흐르지 않게 된다. 따라서 안정된 판독동작이 가능하게 되고 불필요한 전력을 소비하는 일이 없다.
또 종래의 유지데이터의 신호전위가 비트선쌍(BLn, /BLn) 사이의 전위차로서 판독되지 않고, 또 비트선쌍(BLn, /BLn)은 모두 접지전위에 인가되어 있기 때문에 프리차지에 사용하는 전력이 불필요하게 된다.
이어서 임피던스 검지용 판독전류로서 확보할 최소전압은, 비트선쌍(BLn, /BLn)의 임피던스 특성의 차로서 검지할 수 있는 범위에서 좋아지기 때문에 제 1 구동트랜지스터(N1) 및 제 2 구동트랜지스터(N2)가 동작하는 전압, 즉 트랜지스터의 임계치전압으로 되므로 저전압동작이 가능하게 된다.
이어서 본 실시예에 관한 메모리 셀의 기입기간의 동작을 설명한다.
우선 제 1 기억노드(V1)에 「0」이, 제 2 기억노드(V2)에 「1」이 기입된다고 한다.
이어서, 제 19 도 (a)의 기입기간에 나타내는 바와 같이, 래치된 어드레스에의하여 선택되는 워드선(WLn)이 상승하고, 비트상보선(/BLn)의 전위는 제 1 전원(Vcc)의 전위에 인가되고, 비트선(BLn)의 전위는 제 2 전원(Vss)의 전위에 인가된다.
이어서 워드선(WLn)에는 제 1 전원(Vcc) 정도의 전압이 인가되어 제 1 스위치(N3) 및 제 4 스위치(N56)는 모두 온이 된다.
이어서 제 17 도 (a)에 나타내는 비트상보선(/BLn)과, 제 1 전원의 전위(Vcc)가 유지되어 있는 제 1 기억노드(V1)에 게이트전극이 접속되어 활성화되어 있는 제 3 스위치(N55)를 통하여 제 2 기억노드(V2)가 접속되기 때문에 제 2 기억노드(V2)의 전위는 서서히 제 1 전원(Vcc)의 전위에 접근한다.
또, 제 2 기억노드(V2)에 게이트전극이 접속되어 있는 제 2 스위치(N54)는 그 게이트전극의 전위가 임계치 전압을 초과하면 동작하기 시작하고, 「0」의 기준전위가 되는 제 5 전원(Vsm)의 전위보다도 낮은 전위에 인가된 비트선(BLn)과 상기 노드(V1)가 제 1 스위치(N3) 및 제 2 스위치(N54)를 통하여 접속되고, 제 19 도(a)에 나타내는 바와 같이, 제 1 기억노드(V1)의 전위는 서서히 제 5 전원의 전위(Vsm)를 초과하여 제 2 전원의 전위(Vss)에 접근한다. 동시에 제 1 구동트랜지스터(N1)의 게이트전극이 제 2 기억노드(V2)와 접속되어 있기 때문에 그 게이트전극의 전위가 임계치전압을 초과하면 제 1 구동트랜지스터(N1)는 동작하기 시작하고, 제 1 기억노드(V1)는 제 5 전원(Vsm)과 접속되고, 또 제 1 부하트랜지스터(P1)의 게이트전극은 제 2 기억노드(V2)와 접속되어 있기 때문에 제 1 부하트랜지스터(P1)는 게이트전극의 전위가 그 임계치전압을 초과하여 높아지면 동작이 정지하므로 제 1 기억노드(V1)는 제 1 전원(Vcc)으로부터 차단된다.
또 제 2 구동트랜지스터(N2) 및 제 3 스위치(N55)의 게이트전극이 제 1 기억노드(V1)와 접속되어 있기 때문에, 그 전위가 임계치전압보다도 내려가면 제 2 구동트랜지스터(N2) 및 제 3 스위치(N55)는 동작을 정지하며 제 2 기억노드(V2)는 제 5 전원(Vsm)으로부터 차단되고, 또 제 2 부하트랜지스터(P2)의 게이트전극이 제 1 기억노드(V1)와 접속되어 있기 때문에 제 2 부하트랜지스터(P2)는 게이트전극의 전위가 그 임계치전압을 초과하여 낮아지면 동작하기 시작하므로 제 2 기억노드(V2)는 제 1 전원(Vcc)에 접속되어 기입동작은 완료된다.
본 실시예의 특징으로서 「0」을 기입할 때에 비트선(BL)이 「0」의 기준전위가 되는 제 5 전원(Vsm)의 전위보다도 낮은 제 2 전원(Vss)의 전위에 인가되기 때문에 고속으로 「0」을 기입할 수 있고, 따라서 그 상보값으로 되는 「1」의 기입동작도 빨라진다.
또 상호결합 트랜지스터를 구성하는 제 1 구동트랜지스터(N1) 및 제 2 구동트랜지스터(N2)의 공통 접지선에 접속되어 있는 제 5 전원(Vsm)은 제 1 전원의 전위(Vcc)의 거의 2분의 1이기 때문에 제 1 구동트랜지스터(N1) 및 제 2 구동트랜지스터(N2)의 신호전위의 래치능력이 저하하기 때문에 기입동작이 더욱 빨라지는 경향을 나타낸다.
이하 본 발명의 제 5 실시예의 제 1 변형예를 도면에 기초하여 설명한다.
제 18 도는 본 발명의 제 5 실시예의 제 1 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 18 도에서, 제 17 도 (a)에 나타내는 제 5 실시예에 관한 메모리 셀과의 구성의 차이만을 설명하면, Vs1은 제 1 구동트랜지스터(N1)의 접지선이 접속되는 제 3 전원, Vs2는 제 2 구동트랜지스터(N2)의 접지선이 접속되는 제 4 전원이다.
제 9 도는 본 발명의 제 5 실시예의 제 1 변형예에 관한 접지선 제어회로의 회로도이다. 제 9 도에 나타내는 접지선 제어회로는 제 3 실시예 및 제 4 실시예와 공통으로 이용하는 제어회로이기 때문에 설명을 생략한다.
이하 상기와 같이 구성된 메모리 셀을 설명한다.
판독동작의 설명은 제 5 실시예와 같기 때문에 생략하고, 기입동작의 설명은 제 5 실시예와의 차이만으로 한다.
우선 제 1 기억노드(V1)에 「0」이, 제 2 기억노드(V2)에 「1」이 기입된다고 한다.
이어서 래치된 어드레스에 의하여 선택되는 워드선(WL)이 상승하고, 제 9 도에 나타내는 접지선 제어회로(B)에서, 기입요구(WE)는 「1」이며, 기입데이터(Din)는 「1」로 하면, 제 1 전접지선(pVs1(k))에 제 2 전원(Vss)의 전위가 발생하고, 제 2 전접지선(pVs2(k))에 접지선 제어전위(Vu3)가 발생한다.
그 결과, 비트상보선(/BL)의 전위가 제 1 전원(Vcc)의 전위에 인가됨과 동시에, 제 3 전원(Vs1)은 제 2 전원(Vss)의 전위에 인가되고, 제 4 전원(Vs2)은 접지선 제어전위(Vu3)에 인가된다.
이어서 워드선(WL)에 제 1 전원(Vcc)의 전위정도의 전압이 인가되기 때문에 제 1 스위치(N3) 및 제 4 스위치(N56)는 모두 온이 된다.
이어서 제 5 실시예와 마찬가지로 비트상보선(/BL)과 활성화되어 있는 제 3 스위치(N55)를 통하여 제 2 기억노드(V2)가 접속되기 때문에 제 2 기억노드(V2)의 전위는 서서히 제 1 전원(Vcc)의 전위에 접근한다.
이어서 「0」의 기준전위가 되는 제 2 전원(Vss)의 전위에 인가된 비트선(BL)과 제 1 기억노드(V1)가 제 1 스위치(N3) 및 제 2 스위치(N54)를 통하여 접속되고, 제 1 기억노드(V1)의 전위는 서서히 제 2 전원(Vss)의 전위에 접근한다.
본 변형예의 특징으로서 제 5 실시예와 마찬가지로, 기입동작기간에서 제 2 부하트랜지스터(P2), 제 3 스위치(N55) 및 제 2 구동트랜지스터(N2)는 제 2 기억노드(V2)의 전위가 「1」이 되기까지의 과도기에서는 동작중이기 때문에, 제 1 전원(Vcc)로부터 제 4 전원(Vs2)으로 향하여 관통전류가 흐른다. 그러나 제 2 기억노드에 연결되는 제 4 전원(Vs2)의 전위를 접지전위인 제 2 전원(Vss)보다도 높게 설정함으로써, 제 2 구동트랜지스터(N2)의 온 저항이 높아지기 때문에, 이 제 2 구동트랜지스터(N2)를 흐르는 관통전류가 억제되므로 기입동작이 빨라진다.
또 접지선 제어전위(Vu3)는 수100mV 이상, 또 제 1 전원(Vcc)의 전위와 제 2 구동트랜지스터의 임계치전압(Vt)과의 차의 전위 이하로 설정된다.
이하 본 발명의 제 5 실시예의 제 2 변형예를 도면에 기초하여 설명한다.
제 17 도는 본 발명의 제 5 실시예의 제 2 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 17 도 (a)에 나타내는 메모리 셀은 제 5 실시예에 이용한 것과 같으므로 설명을 생략한다. 제 17 도 (b)에서 Vsm은 메모리 셀을 구동하는 제 1 전원(Vcc)의 전위의 거의 2분의 1의 전위인 기준전위로 되는 제 5 전원이며, Vss는메모리 셀을 구동하는 접지전위로 되는 제 2 전원이며, 각 트랜지스터는 제 17 도 (a)에 나타내는 메모리 셀에 대응하는 각 트랜지스터의 도전형을 반전시킨 구성이다.
제 2 변형예는 제 17 도 (a) 및 제 17 도(b)의 메모리 셀이 제 1 실시예의 제 5 변형예와 마찬가지로, 2단에 직렬로 접속된 구성으로 한다.
이하 상기와 같이 구성된 메모리 셀의 동작을 도면에 기초하여 설명한다.
제 19 도 (a)는 제 17 도 (a)에 나타내는 제 2 변형예에 관한 메모리 셀의 동작시의 타이밍 차트이며, 제 19 도 (b)는 제 17 도 (b)에 나타내는 제 2 변형예에 관한 메모리 셀의 동작시의 타이밍 차트이다.
제 17도 (a)에 나타내는 제 2 변형예에 관한 메모리 셀의 판독동작 및 기입동작은 제 5 실시예와 같기 때문에 설명을 생략한다.
제 19 도 (b)에 나타내는 메모리 셀의 타이밍 차트는 마이너스논리로 되기 때문에 판독기간에 있어서는 제 1 기억노드(V1)에 「0」이 유지되고, 제 2 기억노드(V2)에 「1」이 유지되어 있는 것을 나타내고, 기입기간에서는 제 1 기억노드(V1)에 「1」이 기입되고, 제 2 기억노드(V2)에 「0」이 기입되도록 하는 것을 나타내고 있다.
제 17 도 (b)에 나타내는 제 2 변형예에 관한 메모리 셀의 판독동작 및 기입동작은 구동트랜지스터가 P형 트랜지스터이기 때문에 접지전위인 제 2 전원(Vss)의 전위로 동작하는 것 이외는 제 5 실시예와 같다.
본 변형예의 특징으로서 제 1 실시예의 제 5 변형예와 마찬가지로, 제 17 도(a)에 나타내는 메모리 셀에서, 플립플롭 접속되는 트랜지스터군 N1, N2, N54, N55, P1 및 P2는 구동되는 전위가 제 1 전원(Vcc)의 전위의 약 2분의 1이 되는 제 5 전원의 전위(Vsm)라도, 판독동작시에서는 워드선(WLn)이 제 1 전원(Vcc)의 전위에 인가되고, 비트선쌍(BLn, /BLn)이 제 5 전원(Vsm)의 전위에 인가된다. 또 기입동작시에서는 상기 트랜지스터군은 워드선(WLn)이 제 1 실시예와 같은 제 1 전원(Vcc)의 전위에 인가되고, 비트선(BLn) 및 비트상보선(/Bln)이 기준전위로 되는 제 5 전원의 전위(Vsm)를 중심으로 하여 제 1 전원(Vcc)의 2분의 1씩을 증감하여 인가되기 때문에 그들의 전위차는 실질적으로 제 1 실시예와 같은 제 1 전원(Vcc)의 전위에 인가되므로 본 실시예에 관한 메모리 셀은 안정된 동작을 할 수 있다.
또, 제 17 도 (b)에 나타내는 메모리 셀은 제 17 도 (a)에 나타내는 메모리 셀과는 트랜지스터의 도전형이 반전하고 있기 때문에 각 트랜지스터가 구동 및 제어되는 전위는 모두 반전되어 있으므로 제 17 도 (a)에 나타내는 메모리 셀과 마찬가지로 안정된 동작을 할 수 있다.
이하 본 발명의 제 5 실시예의 제 3 변형예를 설명한다.
제 17 도 (a)는 본 발명의 제 5 실시예의 제 3 변형예에 관한 메모리 셀을 나타내는 회로도로서, 제 5 실시예에 이용한 것과 같은 구성이다.
본 변형예는 각 구성요소의 트랜지스터의 임계치전압의 설정값을 조정함으로써 동작의 고속화를 도모한다.
예를들면 각 트랜지스터의 임계치전압을 Vt(트랜지스터명)로 나타낸다고 하면 각 메모리 셀의 각 트랜지스터의 임계치전압을,
Vtp(P1) = Vtp(P2) = -0.5V,
Vtn(N54) = Vtn(N55) = 0.5V,
Vtn(N1) = Vtn(N2) = 0.1V,
Vtn(N3) = Vtn(N56) = 0.1V
와 같이 각각 설정한다.
이와 같이 하면 판독의 고속동작을 규정하는 제 1 구동트랜지스터(N1)와 제 1 스위치 트랜지스터(N3)가 빠르게 활성화되기 때문에 판독동작의 고속화를 도모할 수 있다.
또, 판독동작도 기입동작도 실행되어 있지 않은 상태에서 소비되는 스탠바이 전류는 제 2 스위치 트랜지스터(N54) 및 제 3 스위치 트랜지스터(N55)의 임계치 전압이 0.5V로 높기 때문에 메가비트급의 대용량의 기억장치라도 마이크로 암페어 이하로 억제할 수 있다.
또, 제 17 도 (b)에 나타내는 반전형의 메모리 셀의 경우는 각 메모리 셀의 각 트랜지스터의 임계치 전압을,
Vtn(N1) = Vtn(N2) = 0.5V,
Vtp(P54) = Vtp(P55) = -0.5V,
Vtp(P1) = Vtp(P2) = -0.2V,
Vtp(P3) = Vtp(P56) = -0.2V
와 같이 각각 설정하면 된다.
이하 본 발명의 제 5 실시예의 제 4 변형예를 도면에 기초하여 설명한다.
제 20 도 (a)는 본 발명의 제 5 실시예의 제 4 변형예에 관한 메모리 셀을 나타내는 회로도이다. 제 17 도 (a)에 나타내는 메모리 셀에 새로 추가된 구성요소만을 설명한다. 제 20 도 (a)에서, BLr은 판독 전용의 제 1 제어선으로서의 판독용 비트선, /BLr은 판독용의 제 2 제어선으로서의 판독용 비트상보선, WLr은 판독 전용의 제 3 제어선으로서의 판독용 워드선, BLw는 기입용의 제 1 제어선으로서의 기입용 비트선, /BLw는 기입 전용의 제 2 제어선으로서의 기입용 비트선, WLw는 기입 전용의 제 3 제어선으로서의 기입용 워드선, N81은 기입용 워드선(WLw)에 의하여 활성화되고, 기입용 비트선(BLw)과 제 1 기억노드(V1)의 사이에 직렬로 접속된 기입 전용의 제 5 스위치, N82는 기입 전용 워드선(WLw)에 의하여 활성화되고, 기입용 비트상보선(/BLw)과 제 2 기억노드(V2) 사이에 직렬로 접속된 기입 전용의 제 6 스위치이다.
본 변형예의 메모리 셀은 판독동작과 기입동작이 동시에 실행이 가능한 2포트 SRAM이다.
본 변형예의 메모리 셀에서도 각 트랜지스터의 임계치 전압의 설정값을 조정함으로써 동작을 고속으로 하는 것이 가능하게 된다.
예를들면 각 메모리 셀의 각 트랜지스터의 임계치전압을
Vtp(P1) = Vtp(P2) = -0.5V,
Vtn(N54) = Vtn(N55) = 0.5V,
Vtn(N1) = Vtn(N2) = 0.1V,
Vtn(N3) = Vtn(N56) = -0.1V
Vtn(N81) = Vtn(N82) = 0.1V
와 같이 각각 설정하면 된다.
본 변형예의 메모리 셀은, 판독용의 제 1 스위치(N3)와 제 1 구동트랜지스터(N1)가 직렬로 접속되고, 제 4 스위치(N56)와 제 2 구동트랜지스터(N2)가 직렬로 접속되어 있음과 동시에, 기입 전용 제 5 스위치(N81)와 제 1 기억노드(V1)가 접속되고, 제 6 스위치(N82)와 제 2 기억노드(V2)가 접속되어 있는 점에 특징이 있다.
이 구성 및 임계치 전압의 설정에 의하여, 제 1 기억노드(V1)와 판독시에 판독용 비트선(BLr)과 접속되는 제 1 접속점(V53)이 분리되고, 제 2 기억노드(V2)와 판독동작시에 판독용 비트상보선(/BLr)과 접속되는 제 2 접속점(V54)이 분리되기 때문에 판독시의 정적 노이즈 마진을 크게 하면서 기입의 고속화를 도모할 수 있다.
또 제 20 도 (b)에 나타내는 반전형의 메모리 셀의 경우는, 각 메모리 셀의 각 트랜지스터의 임계치 전압을,
Vtn(N1) = Vtn(N2) = 0.5V,
Vtp(P54) = Vtp(P55) = -0.5V,
Vtp(P1) = Vtp(P2) = -0.2V,
Vtp(P3) = Vtp(P56) = -0.2V
Vtp(P81) = Vtp(P82) = -0.2V
와 같이 각각 설정하면 된다.
이하 본 발명의 제 6 실시예를 도면에 기초하여 설명한다.
제 21 도 (a)는 본 발명의 제 6 실시예에 관한 비트선 제어회로를 나타내는 회로도이다. 제 21 도 (a)에서 WE는 제 25 도에 나타내는 판독/기입 전환제어회로에 의하여 통지되는 기입요구, Din은 제 25 도에 나타내는 입출력 데이터 제어회로에 의하여 통지되는 기입데이터, pBL(k)는 제 27 도 (a)에 나타내는 비트선의 선택회로(DSW1)를 통하여 메모리 셀의 비트선에 인가하기 위한 다중화된 전비트선, /pBL(k)는 마찬가지로 비트선의 선택회로(DSW1)를 통하여 메모리 셀의 비트상보선(/BL)에 인가하기 위한 다중화된 전비트상보선, Vu1은 전비트선(pBL(k))에 인가하는 제 1 하이데이터전위, Vu2는 전비트상보선(/pBL(k))에 인가하는 제 2 하이데이터전위, Vx1은 전비트선(pBL(k)) 또는 전비트상보선(/pBL(k))에 인가하는 접지전위, P61은 기입요구(WE)의 상보값에 따라 제 1 하이데이터전위(Vu1)를 개폐하는 제 1 P형 스위치, P62는 기입데이터(Din)에 따라 제 1 하이데이터전위(Vu1)를 개폐하는 제 2 P형 스위치, N61은 기입데이터(Din)에 따라 접지전위(Vx1)를 개폐하는 제 1 N형 스위치, N62는 기입요구(WE)에 따라 접지전위(Vx1)를 개폐하는 제 2 N형 스위치, N63은 기입요구(WE)의 상보값에 따라 접지전위(Vx1)를 개폐하는 제 3 N형 스위치, P63은 기입요구(WE)의 상보값에 따라 제 2 하이데이터전위(Vu2)를 개폐하는 제 3 P형 스위치, P64는 게이트전극이 접지되어 있기 때문에 항상 닫혀 있는 제 4 P형 스위치, N64는 게이트전극이 접지되어 있기 때문에 항상 열려 있는 제 4 N형 스위치, N65는 기입요구(WE)에 따라 접지전위(Vx1)를 개폐하는 제 5 N형 스위치, N66은 기입요구(WE)의 상보값에 따라 접지전위(Vx1)를 개폐하는 제 6 N형 스위치이다.
이하 상기와 같이 구성된 비트선 제어회로(A1)의 동작을 설명한다.
제 29 도 및 제 30 도에 나타내는 바와 같이, 본 실시예에서 기입요구(WE)를 플러스논리로 한다.
우선 기입요구(WE)가 「1」인 경우, 즉 기입기간의 비트선 제어회로(A1)의 동작을 설명한다.
기입데이터(Din)가 「1」일 때, 전비트선(pBL(k))에서의 제 1 P형 스위치(P61), 제 1 N형 스위치(N61) 및 제 2 N형 스위치(N62)가 닫히고 다른 스위치가 열리기 때문에 전비트선(pBL(k))은 접지전위(Vx1)에 인가되고, 전비트상보선(/pBL(k))에서의 제 3 P형 스위치(P63) 및 제 4 P형 스위치(P64)가 닫히고 다른 스위치가 열리기 때문에, 전비트상보선(/pBL(k))은 제 2 하이데이터전위(Vu2)에 인가된다. 전비트선(pBL(k))에 인가되는 접지전위(Vx1)에 의하여 메모리 셀의 기입대상으로 되는 기억노드에는 「0」이 기입되게 된다.
기입데이터(Din)가 「0」일 때, 전비트선(pBL(k)에서의 제 1 P형 스위치(P61), 제 2 P형 스위치(P62) 및 제 2 N형 스위치(N62)가 닫히고 다른 스위치가 열리기 때문에, 전비트선(pBL(k))은 제 1 하이데이터전위(Vu1)에 인가되고, 전비트상보선(/pBL(k))에서의 제 3 P형 스위치(P63) 및 제 4 P형 스위치(P64)가 닫히고 다른 스위치가 열리기 때문에, 전비트상보선(/pBL(k))은 제 2 하이데이터전위(Vu2)에 인가된다. 전비트선(pBL(k))에 인가되는 제 1 하이데이터전위(Vu1)는 제 1 전원(Vcc)의 전위 또는 그 승압된 전위(Vpp)에 인가되기 때문에 메모리 셀의 기입대상으로 되는 기억노드에는 「1」이 기입되게 된다.
이어서, 기입요구(WE)가 「0」인 경우, 즉 판독기간의 경우를 설명한다.
기입데이터(Din)가 「1」일 때, 전비트선(pBL(k))에서의 제 1 N형 스위치(N61) 및 제 3 N형 스위치(N63)가 닫히고 다른 스위치가 열리기 때문에, 전비트선(pBL(k))은 접지전위(Vx1)에 인가되고, 전비트상보선(/pBL(k))에 있어서, 제 4 P형 스위치(P64) 및 제 6 N형 스위치(N66)가 닫히고 다른 스위치가 열리기 때문에, 전비트상보선(/pBL(k))은 접지전위(Vx1)에 인가된다. 따라서, 접지전위(Vx1)에 의하여 판독기간중은 전비트선(pBL(k)) 및 전비트상보선(/pBL(k))은 모두 접지전위가 된다.
기입데이터(Din)가 「0」일 때, 전비트선(pBL(k))에서의 제 2 P형 스위치(P62) 및 제 3 N형 스위치(N63)가 닫히고 다른 스위치가 열리기 때문에, 전비트선(pBL(k))은 접지전위(Vx1)에 인가되고, 전비트상보선(/pBL(k))에서의 제 4 P형 스위치(P64) 및 제 6 N형 스위치(N66)가 닫히고 다른 스위치가 열리기 때문에, 전비트상보선(/pBL(k))은 접지전위(Vx1)에 인가된다.
따라서, 접지전위(Vx1)에 의하여 판독기간중은 전비트선(pBL(k)) 및 전비트상보선(/pBL(k))은 모두 접지전위가 된다.
본 실시예의 특징으로서, 기입기간중에는 메모리 셀의 비트선(BL)에 인가하는 기입데이터로 되는 접지전위(Vx1) 또는 제 1 하이데이터전위(Vu1)가 생성되고, 기입제어선으로 되는 비트상보선(/BL)에 인가하는 제어용 제 2 하이데이터전위(Vu2)가 생성됨과 동시에, 판독기간중에는 비트선쌍(BL, /BL)에 인가하는 접지전위(Vx1)가 생성된다.
본 실시예에 관한 비트선제어회로(A1)는 제 3 실시예의 제 4 변형예, 제 3 실시예의 제 5 변형예, 제 4 실시예의 제 3 변형예 및 제 4 실시예의 제 4 변형예를 제외하는 제 1 실시예로부터 제 4 실시예의 모든 메모리 셀에서 사용된다.
이하 본 발명의 제 6 실시예의 제 1 변형예를 도면에 기초하여 설명한다.
제 21 도 (b)는 본 발명의 제 6 실시예의 제 1 변형예에 관한 비트선 제어회로를 나타내는 회로도이다. 제 21 도 (b)에서 제 21 도 (a)에 나타내는 비트선 제어회로(A1)와의 차이만을 설명한다. WT는 제 21 도 (a)에서의 전비트상보선(/pBL(k))으로 교체되는 것이며, 제 3 실시예의 제 4 변형예, 제 3 실시예의 제 5 변형예, 제 4 실시예의 제 3 변형예 및 제 4 실시예의 제 4 변형예에 관한 메모리 셀에서 기입동작시에 제 2 제어선으로서의 기입제어선으로 된다.
제 1 변형예에 관한 비트선 제어회로(A2)의 동작은 상기 제 6 실시예에 관한 비트선 제어회로(A1)와 마찬가지이므로 설명을 생략한다.
이하 본 발명의 제 7 실시예를 도면에 기초하여 설명한다.
제 22 도 (a)는 본 발명의 제 7 실시예에 관한 센스 앰프를 나타내는 회로도이다. 제 22 도 (a)에서 RD(k)는 판독동작시에 제 28 도 (a) 또는 (b)에 나타내는 센스 앰프 전단의 선택회로(DSW3)로부터 열디코더에 의하여 디코드된 비트선(BL(n))의 데이터를 받아들이는 공통데이터선, /RD(k)는 마찬가지로 센스 앰프 전단의 선택회로(DSW3)로부터 열디코더에 의하여 디코드된 비트상보선(/BL(n))의 데이터를 받아들이는 공통데이터 참조선, XSA는 판독기간의 전반에만 활성화되고, 공통데이터선(RD(k)) 및 공통데이터 참조선(/RD(k))의 임피던스를 검지하는 트리거로 되는 센스 앰프의 활성화신호, EQ는 판독기간의 후반에만 활성화되고, 임피던스 특성의 차를 전위차로 변환하고, 또 비트선쌍(BL(n), /BL(n))을 접지전위에 프리차지하는 트리거로 되는 비트선의 이퀄라이즈신호, Vcc는 센스 앰프를 동작시키는 제 1 전원, Vx1은 센스 앰프를 동작시키고, 또 또 비트선쌍(BL(n), /BL(n))의 프리차지용 접지전위, P71은 한쪽의 인버터의 제 1 부하트랜지스터, P72는 제 1 부하트랜지스터(P71)와 쌍을 이루는 다른 쪽 인버터의 제 2 부하트랜지스터, N71은 한쪽 인버터의 제 1 구동트랜지스터, N72는 제 1 구동트랜지스터(N71)와 쌍을 이루는 다른쪽 인버터의 제 2 구동트랜지스터, N73은 센스 앰프의 활성화신호(XSA)에 의하여 활성화되고, 제 1 전원(Vcc)과 공통데이터 참조선(/RD(k))을 접속하는 제 1 도전형의 제 1 트랜지스터로서의 제 3 트랜지스터, N74는 센스 앰프의 활성화신호(XSA)에 의하여 활성화되고, 제 1 전원(Vcc)과 공통데이터선(RD(k))을 접속하는 제 1 도전형의 제 2 트랜지스터로서의 제 4 트랜지스터, N75은 센스 앰프의 활성화신호(XSA)의 상보신호에 의하여 활성화되고, 제 1 전원(Vcc)과 제 1 부하트랜지스터(N71) 및 제 2 부하트랜지스터(N72)의 공통 소스전극을 접속하는 제 2 도전형의 제 1 트랜지스터로서의 제 5 트랜지스터, N76은 비트선의 이퀄라이즈신호(EQ)에 의하여 활성화되고, 공통데이터 참조선(/RD(k))을 접지전위(Vx1)에 인가하기 위한 제 1 스위치, N77은 비트선의 이퀄라이즈신호(EQ)에 의하여 활성화되고, 공통데이터선(RD(k))을 접지전위(Vx1)에 인가하기 위한 제2 스위치, pDout은 공통데이터선(RD(k))의 임피던스 특성의 차를 전위차로 변환하여 출력하는 센스 앰프의 출력, /pDout은 공통데이터 참조선(/RD(k))의 임피던스 특성의 차를 전위차로 변환하여 출력하는 센스 앰프의 참조출력, N78은 센스 앰프의 출력(pDout)을 적당한 전위로 변환하는 제 6 트랜지스터, N79는 센스 앰프의 참조출력(pDout)을 적당한 전위로 변환하는 제 7 트랜지스터, Dout은 제 25 도에 나타내는 입출력 데이터 제어회로에 보내지는 판독데이터, /Dout은 마찬가지로 입출력 데이터 제어회로에 보내지는 판독참조 데이터이다.
또 제 28 도 (b)에 나타내는 센스 앰프 전단의 선택회로(DSW3)는 센스 앰프의 활성화신호(XSA)가 활성화되어 있을 때에, 공통데이터선(RD(k))의 참조전위로 되는 공통데이터 참조선(/RD(k))의 전위가 제 1 전원(Vcc)과 제 2 전원(Vss)의 중간이 되도록 더미 셀이 공통데이터 참조선(/RD(k))에 설치되어 있다.
이하 상기와 같이 구성된 센스 앰프의 동작을 설명한다. 제 29 도에서, 모든 신호의 상승방향을 하이라고 부르고, 하강방향을 로우라고 부른다. 제 29 도에 나타내는 타이밍 차트의 판독기간의 전반에서 우선, 센스 앰프의 활성화신호(XSA)가 하이가 되고, 비트선의 이퀄라이즈신호(EQ)가 로우가 된다. 이때의 회로를 등가회로로하여 나타낸 것이 제 22 도 (b)이다.
제 22 도 (b)에서, 제 22 도 (a)에 나타낸 구성요소와 같은 부호를 붙이고 있다. 공통데이터선(RD(k))은 제 28 도 (a)에 나타내는 센스 앰프 전단의 선택회로(DSW3)에 의하여 선택된 비트선(BL)이 접속되고, 공통데이터 참조선(/RD(k))은 센스 앰프 전단의 선택회로(DSW3)에 의하여 선택된비트상보선(/BL)이 접속된다.
이와 같이 본 센스 앰프는 판독기간의 전반에, 선택된 비트선쌍(BL, /BL)에 대해서만 임피던스 검지용 전류를 센스 앰프측으로부터 주입하고 있다.
센스 앰프의 출력쌍(pDout, /pDout)의 전위는 제 3 트랜지스터(N73) 및 제 4 트랜지스터(N74)와 제 1 구동트랜지스터(N71) 및 제 2 구동트랜지스터(N72)와의 저항비에 의하여 결정된다. 따라서, 예를들면 공통데이터선(RD(k))에 선택된 비트선(BL)은 접지레벨의 저임피던스로 접속되어 있고, 공통데이터 참조선(/RD(k))에 선택된 비트상보선(/BL)은 저임피던스로는 접속되어 있지 않은, 즉 부유하고 있는 상태라고 하면, 제 29 도에 나타내는 바와 같이 비트선쌍(BL, /BL)은 모두 접지전위에 인가되어 있어도 저임피던스측의 공통데이터선(RD(k))에는 고임피던스측의 공통데이터 참조선(/RD(k))보다도 많은 전류가 흐르기 때문에 센스 앰프의 출력(pDout)의 전위는 전압강하가 많아지므로, 센스 앰프의 참조출력(/pDout)보다도 낮아진다. 제 29 도에 나타내는 바와 같이, 이 판독기간 전반의 센스 앰프의 출력쌍(pDout, /pDout)의 전위차는 근소하다.
이어서 제 29 도에 나타내는 판독기간의 후반에서 센스앰프의 활성화신호(XSA)가 로우가 되고, 비트선의 이퀄라이즈신호(EQ)가 하이가 된다. 이때의 회로를 등가회로로하여 나타낸 것이 제 22 도 (c)이다.
제 22 도 (c)에서, 제 22 도 (a)에 나타낸 구성요소와 같은 부호를 붙이고 있다. 제 22 도 (c)에 나타내는 바와 같이 제 1 부하트랜지스터(P71) 및 제 2 부하트랜지스터(P72)와 제 1 구동트랜지스터(N71) 및 제 2 구동트랜지스터(N72)에 의하여 구성되는 플립플롭 회로가 활성화되고, 센스 앰프의 출력쌍(pDout, /pDout)의 전위는 상보형 MOS 레벨의 전위로 변환된다. 제 29 도에 나타내는 바와 같이, 이 판독기간 후반의 센스앰프의 출력쌍(pDout, /pDout)의 전위차는 증폭되어 있다.
또 공통데이터선쌍(RD(k), /RD(k))에 접지전위(Vx1)가 인가됨으로써 임피던스 검지용에 주입된 전하는 폐기된다.
또 본 발명의 제 3 실시예의 제 4 변형예 및 제 4 실시예의 제 3 변형예의 경우에 한하여, 공통데이터 참조선(/RD(k))은 제 4 전원(Vs2)의 전위에 인가된다.
본 실시예의 특징으로서, 판독기간의 전반에서 제 28 도 (a) 또는 (b)에 나타내는 센스 앰프 전단의 선택회로(DSW3)의 열디코더에 의하여 선택된 비트선쌍(BL, /BL)에 대해서만 임피던스 검지용 전류를 센스 앰프측으로 주입하고, 제 3 트랜지스터(N73) 및 제 4 트랜지스터(N74)에 의하여 생기는 비트선쌍(BL, /BL)의 전류의 차를 검지하여 센스 앰프의 출력쌍(pDout, /pDout)에 전위차를 생기게 하고, 판독기간의 후반에서 이 전위차를 플립플롭회로에 의하여 증폭시킴으로서, 원하는 판독데이터쌍(Dout, /Dout)을 생성함과 동시에, 선택된 비트선쌍(BL, /BL)을 접지레벨로서 주입된 전하를 폐기하고 있다.
이와 같이 본 발명에 관한 반도체 집적회로장치에 의하면, 저소비전력화의 장해가 되는 비트선의 프리차지의 전위를 접지전위로 함으로써, 저소비전력화를 도모함과 동시에, 비트선을 접지전위로 하는것으로부터 생기는 메모리 셀의 기억노드의 전위상실을 막기 위하여 비트선과 기억노드 사이를 스위치 트랜지스터로 차단하고 있다. 이 결과, 판독시의 메모리 셀의 관통전류를 억제할 수도 있게 된다.
또, 신호전위의 판독은 센스앰프측으로부터 선택된 메모리 셀에만 임피던스를 검지할 수 있는 정도의 전류를 주입하는 것만으로 실행되기 때문에 한층 저소비전력화를 도모함과 동시에, 판독동작을 고속으로 실행할 수 있다.
한편, 메모리 셀의 소스선의 전위에 기억노드의 신호전위의 래치능력을 약화하는 방향의 전위를 인가하기 때문에 기입동작을 고속으로 할 수 있다.
청구항 1의 발명에 관한 반도체 집적회로장치에 의하면, 선택된 메모리 셀의 임피던스값을 검지함으로써 이 메모리 셀의 데이터를 판정하기 때문에 고속 판독동작이 가능하게 된다.
또 프리차지가 불필요하게 되기 때문에 저소비전력화를 도모할 수 있다.
청구항 2의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 1의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 선택된 메모리 셀의 신호전위를 임피던스의 차로서 검지할 수 있기 때문에 판독동작을 고속으로, 또 확실하게 실행되게 된다.
청구항 3의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 2의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 판독기간에 주입된 전류에 의한 전하를 폐기할 수 있으므로 다음의 판독동작을 보장할 수 있다.
청구항 4의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 2 또는 3의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 2 도전형 제 1 트랜지스터를 활성화시킴으로써, 선택된 메모리 셀에 임피던스 검지용 전류를 확실하게 주입할 수 있음과 동시에, 제 1 도전형 제 1 및 제 2 트랜지스터를 활성화함으로써 검지된 임피던스의 차를 전위차로 증폭하고, 또 임피던스 검지용 전류를 확실하게 폐기할 수 있다.
청구항 5의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 1 또는 3의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 기입기간에서 제 1 제어선에 하이 또는 로우의 데이터를 인가하고, 또 제 2 제어선에 기입제어용 전압을 인가할 수 있으므로, 기억노드에 신호전위를 확실하게 기입할 수 있다.
청구항 6의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 5의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 1 기억노드가 제 1 제어선으로부터 차단되기 때문에 프리차지가 불필요하게 됨과 동시에, 판독기간에 제 1 제어선이 활성화되어도 제 1 기억노드의 전위가 상승하지 않으므로 선택된 메모리 셀에는 관통전류가 흐르지 않게 되고, 그 결과, 저전압 구동이 가능하게 된다.
청구항 7의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 6의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 기입동작시에 제 2 제어선에 인가되는 제 3 전위보다도 높은 전위가 불필요하게 되기 때문에 소비전력을 더욱 감소할 수 있다.
청구항 8의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 6 또는 7의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 2 부하트랜지스터의 동작속도가 빨라지기 때문에 기입동작에서 제 1 기억노드에 하이의 데이터 「1」이 빠르게 기입되므로 억세스시간을 단축할 수 있다.
청구항 9의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 6∼8의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 기입대상으로 되지 않는 제 2 기억노드에 접속된 제 3 스위치 트랜지스터가 이 기억노드에 접속되어 있는 제 2 구동트랜지스터보다도 먼저 동작하기 시작하기 때문에 이 기억노드는 신속하게 기준전위에 접근하므로 억세스시간을 단축할 수 있다.
청구항 10의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 6∼9의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 메모리 셀에 인가되는 전위가 통상의 전원전위인 제 1 전원의 전위보다도 낮아지기 때문에 메모리 셀의 소비전력을 적게 할 수 있다.
또 소스선의 전위가 상대적으로 상승하게 되기 때문에 구동트랜지스터의 신호전위의 래치능력이 저하하므로 기입동작이 빨라진다.
청구항 11의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 10의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 직렬접속된 2개의 메모리 셀을 통상의 전원전위인 제 1 전원의 전위에 의하여 구동할 수 있기 때문에 1개당 메모리 셀의 소비전력을 적게 할 수 있다.
청구항 12의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 6∼11의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 3 제어선의 개수가 적어지기 때문에 행어드레스의 디코드가 빨라지고, 억세스시간을 단축할 수 있으므로 고속동작이 가능하게 된다.
청구항 13의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 5의 발명에관한 반도체 집적회로장치의 효과가 얻어지며, 제 1 기억노드가 제 1 제어선으로부터 차단되기 때문에 프리차지가 불필요하게 됨과 동시에, 판독기간에 제 1 제어선이 활성화되어도 제 1 기억노드의 전위가 상승하지 않으므로 선택된 메모리 셀에는 관통전류가 흐르지 않게 되고, 그 결과, 저전압 구동이 가능하게 된다.
또 인버터 내에 스위치 트랜지스터가 직렬로 접속되어 있지 않기 때문에 그만큼 노이즈 마진을 크게 할 수 있다.
청구항 14의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 13의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 1 부하트랜지스터의 동작속도가 빨라지기 때문에 기입동작에서 제 2 기억노드에 하이의 데이터 「1」이 빠르게 기입되므로 억세스시간을 단축할 수 있다.
청구항 15의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 13 또는 14의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 기입대상으로 되지 않는 제 1 기억노드에 접속된 제 4 스위치 트랜지스터가 이 기억노드에 접속되어 있는 제 1 구동트랜지스터보다도 먼저 동작하기 시작하므로 이 기억노드는 빠르게 기준전위에 접근하므로 억세스시간을 단축할 수 있다.
청구항 16의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 13∼15의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 메모리 셀에 인가되는 전위가 통상의 전원전위인 제 1 전원의 전위보다도 낮아지기 때문에 메모리 셀의 소비전력을 적게 할 수 있다.
또 소스선의 전위가 상대적으로 상승하게 되기 때문에 구동트랜지스터의 신호전위의 래치능력이 저하하므로 기입동작이 빨라진다.
청구항 17의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 16의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 직렬접속된 2개의 메모리 셀을 통상의 전원전위인 제 1 전원의 전위에 의하여 구동할 수 있기 때문에 1개당 메모리 셀의 소비전력을 적게 할 수 있다.
청구항 18의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 13∼17의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 3 제어선의 개수가 적어지기 때문에 행어드레스의 디코드가 빨라지고, 억세스시간을 단축할 수 있으므로 고속동작이 가능하게 된다.
청구항 19의 발명에 관한 반도체 집적회로장치에 의하면, 트랜지스터쌍 중 다른 트랜지스터에 비해 보다 높은 온 상태에 있는 트랜지스터가 다른 트랜지스터보다도 오프 상태가 되기 때문에 신호전위의 래치능력이 저하하므로 기억노드쌍의 신호전위의 균형이 빠르게 무너지게 되고, 그 결과, 기입동작을 고속으로 실행되도록 된다.
청구항 20의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 19의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 트랜지스터쌍의 소스전극이 공유되어 있기 때문에 소스전극의 전위를 쉽고 확실하게 변동시킬 수 있다.
청구항 21의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 19의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 트랜지스터쌍의 소스전극이 분리되어 있기 때문에 기입데이터에 따라 신호전위의 래치능력을 저하시킬 수 있다.
청구항 22의 발명에 관한 반도체 집적회로장치에 의하면, 청구항 21의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 트랜지스터쌍 중 다른 트랜지스터에 비해 보다 높은 오프 상태에 있는 트랜지스터가 다른 트랜지스터보다도 온 상태로 되기 때문에 신호전위의 래치능력이 저하하므로 기억노드쌍의 신호전위의 균형이 빨리 무너지게 되고 그 결과 기입동작을 고속으로 실행하게 된다.
청구항 23 발명에 관한 반도체 집적회로장치에 의하면, 청구항 22 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 각 메모리 셀의 접지선을 독립으로 제어할 수 있는 접지선 제어회로를 구비하고 있기 때문에 기입동작시에 제 1 구동트랜지스터의 접지선에 대하여 확실하게 래치능력을 내리는 접지선 제어전위를 인가함과 동시에, 제 2 구동트랜지스터의 접지선에 대해서도 확실하게 래치능력을 내리는 접지선 제어전위를 인가할 수 있다.
청구항 24 발명에 관한 반도체 집적회로장치에 의하면, 청구항 19∼23의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 기입기간에서 제 1 제어선에 하이 또는 로우의 데이터를 인가하고, 또 제 2 제어선에 기입제어용 전압을 인가할 수 있으므로 상기 노드에 신호전위를 확실하게 기입할 수 있다.
청구항 25 발명에 관한 반도체 집적회로장치에 의하면, 청구항 24의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 1 기억노드가 제 1 제어선으로부터 차단되기 때문에 프리차지가 불필요하게 됨과 동시에, 판독기간의 제 1 제어선이 활성화되어도 제 1 기억노드의 전위가 상승하지 않으므로 선택된 메모리 셀에는 관통전류가 흐르지 않게 되고 그 결과, 저전압구동이 가능하게 된다.
청구항 26 발명에 관한 반도체 집적회로장치에 의하면, 청구항 25의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 3 전원선 및 제 4 전원선의 개수를 줄일 수 있기 때문에 반도체 기판 상의 소자의 영역이 이들의 전원선에 의하여 회생되지 않는다.
청구항 27 발명에 관한 반도체 집적회로장치에 의하면, 청구항 25 또는 26의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 기입동작시에 제 2 제어선에 인가되는 제 3 전위보다도 높은 전위가 불필요하게 되기 때문에 소비전력을 더욱 감소할 수 있다.
청구항 28 발명에 관한 반도체 집적회로장치에 의하면, 청구항 25∼27의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 2 부하트랜지스터의 동작속도가 빨라지기 때문에 기입동작에서 제 1 기억노드에 하이 데이터 「1」이 빠르게 기입되므로 억세스시간을 단축할 수 있다.
청구항 29 발명에 관한 반도체 집적회로장치에 의하면, 청구항 25∼28의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 행방향보다도 열방향으로 많은 메모리 셀이 접속되어 있는 메모리 셀 어레이의 경우에는 제 2 제어선에 접속되는 메모리 셀의 수가 줄기 때문에 제 2 제어선의 용량이 내려가고, 기입동작시의 소비전력을 적게 할 수 있다.
또 기입이 실행되는 메모리 셀은 제 1 제어선 및 제 2 제어선이 교차하는 메모리 셀에 한정되기 때문에 오기입을 방지할 수 있다.
청구항 30 발명에 관한 반도체 집적회로장치에 의하면, 청구항 29의 발명에관한 반도체 집적회로장치의 효과가 얻어지며, 제 3 제어선에 따라 평행으로 설치된 제 2 제어선의 개수가 줄기 때문에 반도체 기판 상의 소자 영역이 제 2 제어선에 의하여 회생되지 않는다.
청구항 31 발명에 관한 반도체 집적회로장치에 의하면, 청구항 25∼30의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 기입대상으로 되지 않는 제 2 기억노드에 접속된 제 3 스위치 트랜지스터가 이 기억노드에 접속되어 있는 제 2 구동트랜지스터보다도 먼저 동작하기 시작하기 때문에 이 기억노드는 빠르게 기준전위에 접근하므로 억세스시간을 단축할 수 있다.
청구항 32 발명에 관한 반도체 집적회로장치에 의하면, 청구항 25∼31의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 메모리 셀에 인가되는 전위가 통상의 전원전위인 제 1 전원의 전위보다도 낮아지기 때문에 메모리 셀의 소비전력을 적게 할 수 있다.
또 소스선의 전위가 상대적으로 상승하게 되기 때문에 구동트랜지스터의 신호전위의 래치능력이 저하하므로 기입동작이 빨라진다.
청구항 33 발명에 관한 반도체 집적회로장치에 의하면, 청구항 32의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 직렬접속된 2개의 메모리 셀을 통상의 전원전위인 제 1 전원의 전위에 의하여 구동할 수 있기 때문에 1개당 메모리 셀의 소비전력을 적게 할 수 있다.
청구항 34 발명에 관한 반도체 집적회로장치에 의하면, 청구항 25∼33의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 3 제어선의 개수가 적어지기 때문에 행어드레스의 디코드가 빨라지고, 억세스시간을 단축할 수 있으므로 고속동작이 가능하게 된다.
청구항 35 발명에 관한 반도체 집적회로장치에 의하면, 청구항 24의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 1 기억노드가 제 1 제어선으로부터 차단되기 때문에 프리차지가 불필요하게 됨과 동시에, 판독기간에 제 1 제어선이 활성화되어도 제 1 기억노드의 전위가 상승하지 않으므로 선택된 메모리 셀에는 관통전류가 흐르지 않게 되고, 그 결과 저전압 구동이 가능하게 된다.
또, 인버터내에 스위치 트랜지스터가 직렬로 접속되어 있지 않기 때문에 그만큼 노이즈 마진을 크게 할 수 있다.
청구항 36 발명에 관한 반도체 집적회로장치에 의하면, 청구항 35의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 3 전원선 및 제 4 전원선의 개수를 줄일 수 있기 때문에 반도체기판 상의 소자의 영역이 이들의 전원선에 의하여 회생되지 않는다.
청구항 37 발명에 관한 반도체 집적회로장치에 의하면, 청구항 35 또는 36의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 1 부하트랜지스터의 동작속도가 빨라지기 때문에 기입동작에서 제 2 기억노드에 하이 데이터 「1」이 빠르게 기입되므로 억세스시간을 단축할 수 있다.
청구항 38 발명에 관한 반도체 집적회로장치에 의하면, 청구항 35∼37의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 행방향보다도 열방향으로 많은 메모리 셀이 접속되어 있는 메모리 셀 어레이의 경우에는, 제 2 제어선에 접속되는메모리 셀의 수가 줄기 때문에 제 2 제어선의 용량이 내려가고, 기입동작시의 소비전력을 적게 할 수 있다.
또 기입이 실행되는 메모리 셀은 제 1 제어선 및 제 2 제어선이 교차하는 메모리 셀에 한정되기 때문에 오기입을 방지할 수 있다.
청구항 39 발명에 관한 반도체 집적회로장치에 의하면, 청구항 38의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 3 제어선에 따라 평행으로 설치된 제 2 제어선의 개수가 줄기 때문에 반도체기판 상의 소자의 영역이 제 2 제어선에 의하여 회생되지 않는다.
청구항 40 발명에 관한 반도체 집적회로장치에 의하면, 청구항 35∼39의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 기입대상으로 되지 않는 제 1 기억노드에 접속된 제 4 스위치 트랜지스터가 이 기억노드에 접속되어 있는 제 1 구동트랜지스터보다도 먼저 동작하기 시작하기 때문에 이 기억노드는 빠르게 기준전위에 접근하므로 억세스시간을 단축할 수 있다.
청구항 41 발명에 관한 반도체 집적회로장치에 의하면, 청구항 35∼40의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 메모리 셀에 인가되는 전위가 통상의 전원전위인 제 1 전원의 전위보다도 낮아지기 때문에 메모리 셀의 소비전력을 적게 할 수 있다.
또 소스선의 전위가 상대적으로 상승하게 되기 때문에 구동트랜지스터의 신호전위의 래치능력이 저하하므로 기입동작이 빨라진다.
청구항 42 발명에 관한 반도체 집적회로장치에 의하면, 청구항 41의 발명에관한 반도체 집적회로장치의 효과가 얻어지며, 직렬접속된 2개의 메모리 셀을 통상의 전원전위인 제 1 전원의 전위에 의하여 구동할 수 있으므로 1개당 메모리 셀의 소비전력을 적게 할 수 있다.
청구항 43 발명에 관한 반도체 집적회로장치에 의하면, 청구항 35∼42의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 3 제어선의 개수가 적어지기 때문에 행어드레스의 디코드가 빨라지고, 억세스시간을 단축할 수 있으므로 고속동작이 가능하게 된다.
청구항 44 발명에 관한 반도체 집적회로장치에 의하면, 청구항 19∼22의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 1 기억노드가 제 1 제어선으로부터 차단되기 때문에 프리차지가 불필요하게 됨과 동시에, 판독기간에 제 1 제어선이 활성화되어도 제 1 기억노드의 전위가 상승하지 않으므로 선택된 메모리 셀에는 관통전류가 흐르지 않게 되고, 그 결과, 저전압구동이 가능하게 된다.
청구항 45 발명에 관한 반도체 집적회로장치에 의하면, 청구항 44의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 통상의 전원전위인 제 1 전원의 전위가 인가되어 직렬접속된 2개의 메모리 셀이 구동되기 때문에 1개당 메모리 셀의 소비전력을 적게 할 수 있다.
또 기준전위와 같은 전위가 제 1 기억노드에 기입될 때에, 제 1 메모리 셀에서, 제 1 제어선에 기준전위보다도 낮은 접지전위가 인가되고, 제 2 메모리 셀에서 제 1 제어선에 기준전위보다도 높은 전원전위가 인가되기 때문에 이 제 1 기억노드는 빠르게 기준전위에 접근하므로 기입동작이 빠르게 완료되고, 억세스시간을 단축할 수 있다.
청구항 46 발명에 관한 반도체 집적회로장치에 의하면, 청구항 44 또는 45의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 1 및 제 4 스위치 트랜지스터 및 제 1 및 제 2 구동트랜지스터중 어느 임계치전압의 절대값도 제 1 및 제 2 부하트랜지스터 및 제 2 및 제 3 스위치 트랜지스터의 각 임계치전압의 절대값보다도 작게 되도록 설정되어 있기 때문에, 제 1 구동트랜지스터 및 제 1 스위치 트랜지스터와 제 2 구동트랜지스터 및 제 4 스위치 트랜지스터의 동작이 고속이 됨과 동시에, 판독동작도 기입동작도 실행되지 않는 기간에 발생하는 스탠바이전류를 억제할 수 있으므로, 일충 고속화 및 저소비전력화를 도모할 수 있다.
청구항 47 발명에 관한 반도체 집적회로장치에 의하면, 청구항 44 또는 45의 발명에 관한 반도체 집적회로장치의 효과가 얻어지며, 제 1, 제 2 및 제 3 제어선은 판독 전용의 제어선으로서 이용하고, 또 메모리 셀 어레이에 열방향의 메모리 셀에서의 기입용 제 4 제어선 및 제 5 제어선과, 행방향의 메모리 셀에서의 기입용 제 6 제어선과, 제 1 기억노드에 접속되어 있는 제 5 스위치 트랜지스터와, 제 2 기억노드에 접속되어 있는 제 6 스위치 트랜지스터가 새롭게 설치되어 있기 때문에 판독동작과 기입동작을 동시에 실행할 수 있다.
또 제 1 및 제 4 스위치 트랜지스터, 제 1 및 제 2 구동트랜지스터와 제 5 및 제 6 스위치 트랜지스터의 어느 하나의 임계치전압의 절대값도 제 1 및 제 2 부하트랜지스터와 제 2 및 제 3 스위치 트랜지스터의 임계치 전압의 절대값보다도 작게 되도록 설정되어 있기 때문에 판독시에는 제 1 구동트랜지스터 및 제 1 스위치트랜지스터와 제 2 구동트랜지스터 및 제 4 스위치 트랜지스터의 동작이 고속이 되며, 기입시에는 제 5 및 제 6 스위치 트랜지스터의 동작이 고속이 됨과 동시에, 판독동작도 기입동작도 실행되지 않는 기간에 발생하는 스탠바이전류를 억제할 수 있다. 그 결과, 일충 고속화 및 저소비전력화를 도모할 수 있다.

Claims (47)

  1. 데이터를 기억하는 메모리 셀이 행렬형상으로 배설되어 이루어진 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 행방향으로 나열하는 메모리 셀을 행어드레스에 의하여 선택하는 행 디코더와,
    상기 메모리 셀 어레이의 열방향으로 나열하는 메모리 셀을 열어드레스에 의하여 선택하는 열회로를 구비하고,
    상기 열회로는 상기 메모리 셀로부터 데이터를 판독할 때에 상기 행어드레스 및 열어드레스에 의하여 선택되는 메모리 셀에 데이터의 신호전위를 검출하기 위한 전류를 주입하는 검출전류 주입수단을 가지고 있는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서,
    상기 검출전류 주입수단은,
    메모리 셀로부터 데이터를 판독하는 데이터 판독기간에, 선택된 상기 메모리 셀에 임피던스를 검지하기 위한 전류를 주입하는 센스 앰프임을 특징으로 하는 반도체 집적회로장치.
  3. 제 2 항에 있어서,
    상기 센스 앰프는,
    선택된 상기 메모리 셀로부터 데이터를 판독한 후에 이 메모리 셀에 주입된 전류를 폐기하는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 센스 앰프는,
    제 1 도전형 트랜지스터쌍 및 제 2 도전형 트랜지스터쌍으로 구성되는 인버터회로가 플립플롭 접속되어 이루어지고,
    상기 제 1 도전형의 트랜지스터쌍의 소스전극쌍은 어드레스가 특정된 상기 메모리 셀의 데이터가 입력되는 입력쌍으로 되며,
    상기 제 2 도전형 트랜지스터쌍의 소스전극쌍의 공통접점은 소정의 활성화 신호에 의하여 제어되는 제 2 도전형의 제 1 트랜지스터를 통하여 전원에 접속되고,
    상기 인버터회로의 출력쌍은 상기 활성화신호에 의하여 제어되는 제 1 도전형의 제 1 트랜지스터 및 제 1 도전형의 제 2 트랜지스터를 통하여 상기 전원에 각각 접속되어 있으며,
    상기 데이터 판독기간에 상기 제 2 도전형의 제 1 트랜지스터와 상기 제 1 도전형의 제 1 및 제 2 트랜지스터와는 동시에 활성화되지 않는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 메모리 셀 어레이는,
    열방향으로 나열하는 메모리 셀을 제어하는 제 1 제어선 및 제 2 제어선을 가지고 있고,
    상기 열회로는,
    상기 메모리 셀로부터 데이터를 판독할 때에 상기 제 1 제어선 및 제 2 제어선에 제 1 전위를 인가하며,
    상기 메모리 셀에 데이터를 기입할 때에 상기 제 1 제어선에 상기 제 1 전위 또는 제 2 전위를 인가하고, 또 상기 제 2 제어선에 제 3 전위를 인가하는 비트선 제어회로를 가지고 있는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제 5 항에 있어서,
    상기 메모리 셀은,
    제 1 전원에 접속된 제 1 부하트랜지스터, 이 제 1 부하트랜지스터와 쌍을 이루는 제 2 부하트랜지스터, 제 2 전원에 접속된 제 1 구동트랜지스터 및 이 제 1 구동트랜지스터와 쌍을 이루는 제 2 구동트랜지스터가 플립플록 접속되어 이루어지고,
    상기 제 1 부하트랜지스터에 접속되며, 신호전위를 유지하는 제 1 기억노드와,
    상기 제 2 부하트랜지스터에 접속되며, 이 제 1 기억노드와는 상보관계의 신호전위를 유지하는 제 2 기억노드와,
    상기 제 1 기억노드와 상기 제 1 제어선과의 사이에 직렬로 접속되어 있고, 제 3 제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제 1 제어선에 접속되어 있는 제 1 스위치 트랜지스터와,
    상기 제 2 제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제 1 기억노드에 접속되며 다른 쪽의 소스/드레인전극이 상기 제 1 스위치 트랜지스터의 다른 쪽의 소스/드레인전극에 접속되어 있는 제 2 스위치 트랜지스터를 가지고,
    상기 제 2 스위치 트랜지스터는 상기 제 1 기억노드와 상기 제 1 구동트랜지스터와의 사이에 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 6 항에 있어서,
    상기 제 2 스위치 트랜지스터의 임계치 전압은, 상기 제 1 구동트랜지스터, 제 2 구동트랜지스터 및 제 1 스위치 트랜지스터의 어느 임계치 전압보다도 낮게 되도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 2 부하트랜지스터의 크기는, 상기 제 1 부하트랜지스터 및 제 2 구동트랜지스터의 어느 임계치 크기보다도 작게 되도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 메모리 셀은, 상기 제 2 기억노드와 상기 제 2 전원과의 사이에 상기 제 2 구동트랜지스터와 병렬로 접속되어 있고, 상기 제 1 스위치 트랜지스터와, 상기 제 2 스위치 트랜지스터와의 접속점의 전위에 의하여 제어되는 제 3 스위치 트랜지스터를 더 가지고 있는 것을 특징으로 하는 반도체 집적회로장치.
  10. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 전원은, 강압회로에 의하여 강압되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 10 항에 있어서,
    상기 강압회로는 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형이 반전되어 이루어진 메모리 셀임을 특징으로 하는 반도체 집적회로장치.
  12. 제 6 항 또는 제 7 항에 있어서,
    상기 제 3 제어선에 접속되어 있는 메모리 셀의 수가 상기 제 1 제어선 및 상기 제 2 제어선에 접속되어 있는 메모리 셀의 수보다도 많은 것을 특징으로 하는 반도체 집적회로장치.
  13. 제 5 항에 있어서,
    상기 메모리 셀은,
    제 1 전원에 접속된 제 1 부하트랜지스터, 이 제 1 부하트랜지스터와 쌍을 이루는 제 2 부하트랜지스터, 제 2 전원에 접속된 제 1 구동트랜지스터 및 이 제 1 구동트랜지스터와 쌍을 이루는 제 2 구동트랜지스터가 플립플롭 접속되어 이루어지고,
    상기 제 1 부하트랜지스터에 접속되며, 신호전위를 유지하는 제 1 기억노드와,
    상기 제 2 부하트랜지스터에 접속되고, 이 제 1 기억노드와는 상보관계의 신호전위를 유지하는 제 2 기억노드와,
    상기 제 2 기억노드와 상기 제 1 제어선과의 사이에 직렬로 접속되어 있고, 상기 제 3 제어선에 의하여 제어되며, 한쪽의 소스/드레인전극이 상기 제 1 제어선에 접속되어 있는 제 1 스위치 트랜지스터와,
    상기 제 2 제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제 2 기억노드에 접속되며 다른 쪽의 소스/드레인전극이 상기 제 1 스위치 트랜지스터의 다른 쪽의 소스/드레인전극에 접속되어 있는 제 2 스위치 트랜지스터와,
    상기 제 1 스위치 트랜지스터와 상기 제 2 전원과의 사이에 직렬로 접속되어 있고, 제 1 기억노드에 의하여 제어되는 제 3 스위치 트랜지스터를 가지고 있는 것을 특징으로 하는 반도체 집적회로장치.
  14. 제 13 항에 있어서,
    상기 제 1 부하트랜지스터의 크기는, 상기 제 2 부하트랜지스터의 크기보다도 작게 되도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 제 1 기억노드와 상기 제 2 전원과의 사이에 상기 제 1 구동트랜지스터와 병렬로 접속되어 있고, 상기 제 1 스위치 트랜지스터와 상기 제 2 스위치 트랜지스터와의 접속점의 전위에 의하여 제어되는 제 4 스위치 트랜지스터를 더 가지고 있는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제 13 항 또는 제 14 항에 있어서,
    상기 제 1 전원은 강압회로에 의하여 강압되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  17. 제 16 항에 있어서,
    상기 강압회로는 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형이 반전되어 이루어진 메모리 셀임을 특징으로 하는 반도체 집적회로장치.
  18. 제 13 항 또는 제 14 항에 있어서,
    상기 제 3 제어선에 접속되어 있는 메모리 셀의 수는 상기 제 1 제어선 및 제 2 제어선에 접속되어 있는 메모리 셀의 수보다도 많은 것을 특징으로 하는 반도체 집적회로장치.
  19. 메모리 셀이 행렬형상으로 배설되어 이루어진 메모리 셀 어레이를 구비한 반도체 집적회로장치에 있어서,
    상기 메모리 셀은 게이트전극과 드레인전극이 상호결합되어 있는 제 1 트랜지스터 및 제 2 트랜지스터로 구성되는 트랜지스터쌍을 포함하고,
    상기 메모리 셀에 데이터를 기입할 때에 상기 트랜지스터쌍 중 다른 트랜지스터에 비해 보다 높은 온 상태에 있는 트랜지스터의 게이트 · 소스간 전압의 차의 절대값이 작아지도록, 상기 보다 높은 온 상태에 있는 트랜지스터의 소스전극의 전위를 변동시키는 소스전위 변동수단을 구비하고 있는 것을 특징으로 하는 반도체 집적회로장치.
  20. 제 19 항에 있어서,
    상기 트랜지스터쌍은 소스전극이 공유되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  21. 제 19 항에 있어서,
    상기 트랜지스터쌍은 소스전극이 분리되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  22. 제 21 항에 있어서,
    상기 소스전위 변동수단은, 상기 트랜지스터쌍 중 다른 트랜지스터에 비해 보다 높은 오프 상태에 있는 트랜지스터의 게이트 · 소스간 전압의 차의 절대값이 커지도록, 상기 보다 높은 오프 상태에 있는 트랜지스터의 소스전극의 전위를 변동시키는 것을 특징으로 하는 반도체 집적회로장치.
  23. 제 22 항에 있어서,
    상기 메모리 셀에서의 상기 제 1 트랜지스터는 드레인전극이 제 1 기억노드에 접속된 제 1 구동트랜지스터이며, 상기 제 2 트랜지스터는 드레인전극이 상기 제 1 기억노드의 상보관계에 있는 제 2 기억노드에 접속된 제 2 구동트랜지스터이며,
    상기 메모리 셀은,
    서로의 게이트전극과 소스전극이 상호결합되고, 한쪽의 소스/드레인전극이 제 1 전원에 접속되고, 다른 쪽의 소스/드레인전극이 상기 제 1 기억노드에 접속된 제 1 부하트랜지스터와, 한쪽의 소스/드레인전극이 제 1 전원에 접속되고, 다른 쪽의 소스/드레인전극이 상기 제 2 기억노드에 접속된 제 2 부하트랜지스터를 가지고 있으며,
    상기 소스전위 변동수단은,
    제 1 기억노드에 상기 제 1 구동트랜지스터의 소스/드레인전극과 반대의 신호전위를 기입할 때에는 상기 제 3 전원에 접지선 제어전위를 인가하면서 상기 제4 전원에 상기 제 2 전원의 전위를 인가함과 동시에, 상기 제 1 기억노드에 제 1 구동트랜지스터의 소스/드레인전극과 같은 신호전위를 기입할 때에는 상기 제 3 전원에 상기 제 2 전원의 전위를 인가하면서 상기 제 4 전원에 상기 접지선 제어전위를 인가하는 접지선 제어회로임을 특징으로 하는 반도체 집적회로장치.
  24. 제 19 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 메모리 셀 어레이는 열방향으로 나열하는 상기 메모리 셀을 제어하는 제 1 제어선 및 제 2 제어선을 가지고 있고,
    상기 메모리 셀로부터 데이터를 판독할 때에 상기 제 1 제어선 및 제 2 제어선에 제 1 전위를 인가하며,
    상기 메모리 셀에 데이터를 기입할 때에 상기 제 1 제어선에 상기 제 1 전위 또는 제 2 전위를 인가하고, 상기 제 2 제어선에 제 3 전위를 인가하는 비트선 제어회로를 구비하고 있는 것을 특징으로 하는 반도체 집적회로장치.
  25. 제 24 항에 있어서,
    상기 메모리 셀은,
    상기 제 1 기억노드와 상기 제 1 제어선과의 사이에 직렬로 접속되어 있고, 제 3 제어선에 의하여 제어되며, 한쪽의 소스/드레인전극이 상기 제 1 제어선에 접속되어 있는 제 1 스위치 트랜지스터와,
    상기 제 2 제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제 1기억노드에 접속되고 다른 쪽의 소스/드레인전극이 상기 제 1 스위치 트랜지스터의 다른 쪽의 소스/드레인전극에 접속되어 있는 제 2 스위치 트랜지스터를 가지며,
    상기 제 2 스위치 트랜지스터는 상기 제 1 기억노드와 상기 제 1 구동트랜지스터와의 사이에 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  26. 제 25 항에 있어서,
    서로 인접하는 상기 메모리 셀은 상기 제 3 전원과 상기 제 4 전원에 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  27. 제 25 항 또는 제 26 항에 있어서,
    상기 제 2 스위치 트랜지스터의 임계치 전압은 상기 제 1 구동트랜지스터, 제 2 구동트랜지스터 및 제 1 스위치 트랜지스터의 어느 임계치 전압보다도 낮게 되도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  28. 제 25 항 또는 제 26 항에 있어서,
    상기 제 2 부하트랜지스터의 크기는 상기 제 1 부하트랜지스터 및 제 2 구동트랜지스터의 어느 크기보다도 작게 되도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  29. 제 25 항 또는 제 26 항에 있어서,
    상기 제 2 제어선은 상기 제 3 제어선과 평행으로 배치되어 있고,
    상기 제 4 전원에 접속되어 있는 전원선과 상기 제 1 제어선과는 열어드레스를 디코드하기 위한 상기 메모리 셀의 비트선쌍을 이루는 것을 특징으로 하는 반도체 집적회로장치.
  30. 제 29 항에 있어서,
    상기 제 2 제어선은 복수의 동일열의 상기 메모리 셀에 의하여 공유되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  31. 제 25 항 또는 제 26 항에 있어서,
    상기 메모리 셀은,
    상기 제 2 기억노드와 상기 제 4 전원과의 사이에 상기 제 2 구동트랜지스터와 평행으로 접속되어 있고, 상기 제 1 스위치 트랜지스터와 상기 제 2 스위치 트랜지스터와의 접속점의 전위에 의하여 제어되는 제 3 스위치 트랜지스터를 더 가지고 있는 것을 특징으로 하는 반도체 집적회로장치.
  32. 제 25 항 또는 제 26 항에 있어서,
    상기 제 1 전원은 강압회로에 의하여 강압되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  33. 제 32 항에 있어서,
    상기 강압회로는 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형이 반전되어 이루어진 메모리 셀임을 특징으로 하는 반도체 집적회로장치.
  34. 제 25 항 또는 제 26 항에 있어서,
    상기 제 3 제어선에 의하여 접속되어 있는 메모리 셀의 수는, 상기 제 1 제어선 및 제 2 제어선에 접속되어 있는 메모리 셀의 수보다도 많은 것을 특징으로 하는 반도체 집적회로장치.
  35. 제 24 항에 있어서,
    상기 메모리 셀은,
    상기 제 2 기억노드와 상기 제 1 제어선과의 사이에 직렬로 접속되어 있고, 상기 제 3 제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제 1 제어선에 접속되어 있는 제 1 스위치 트랜지스터와,
    상기 제 2 제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제 2 기억노드에 접속되며 다른 쪽의 소스/드레인전극이 상기 제 1 스위치 트랜지스터의 다른 쪽의 소스/드레인전극에 접속되어 있는 제 2 스위치 트랜지스터와,
    상기 제 1 스위치 트랜지스터와 상기 제 3 전원과의 사이에 직렬로 접속되어 있고, 제 1 기억노드에 의하여 제어되는 제 3 스위치 트랜지스터를 가지고 있는 것을 특징으로 하는 반도체 집적회로장치.
  36. 제 35 항에 있어서,
    서로 인접하는 상기 메모리 셀은 상기 제 3 전원과 상기 제 4 전원에 공통으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  37. 제 35 항 또는 제 36 항에 있어서,
    상기 제 1 부하트랜지스터의 크기는 상기 제 2 부하트랜지스터의 크기보다도 작게 되도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  38. 제 35 항 또는 제 36 항에 있어서,
    상기 제 2 제어선은 상기 제 3 제어선과 평행으로 배치되어 있고,
    상기 제 4 전원에 접속되어 있는 전원선과 상기 제 1 제어선은 열어드레스를 디코드하기 위한 상기 메모리 셀의 비트선쌍을 이루는 것을 특징으로 하는 반도체 집적회로장치.
  39. 제 38 항에 있어서,
    상기 제 2 제어선은 복수의 동일열의 상기 메모리 셀에 의하여 공유되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  40. 제 35 항 또는 제 36 항에 있어서,
    상기 메모리 셀은,
    상기 제 2 기억노드와 상기 제 3 전원과의 사이에 상기 제 1 구동트랜지스터와 병렬로 접속되어 있고, 상기 제 1 스위치 트랜지스터와 상기 제 2 스위치 트랜지스터와의 접속점의 전위에 의하여 제어되는 제 4 스위치 트랜지스터를 더 가지고 있는 것을 특징으로 하는 반도체 집적회로장치.
  41. 제 35 항 또는 제 26 항에 있어서,
    상기 제 1 전원은 강압회로에 의하여 강압되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  42. 제 41 항에 있어서,
    상기 강압회로는 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형이 반전되어 이루어진 메모리 셀임을 특징으로 하는 반도체 집적회로장치.
  43. 제 35 항 또는 제 36 항에 있어서,
    상기 제 3 제어선에 접속되어 있는 메모리 셀의 수는 상기 제 1 제어선 및 제 2 제어선에 접속되어 있는 메모리 셀의 수보다도 많은 것을 특징으로 하는 반도체 집적회로장치.
  44. 제 19 항 내지 제 22 항중 어느 한 항에 있어서,
    상기 메모리 셀 어레이는, 열방향으로 나열하는 상기 메모리 셀을 제어하는 제 1 제어선 및 제 2 제어선과, 행방향으로 나열하는 상기 메모리 셀을 제어하는 제 3 제어선을 가지고 있고,
    상기 메모리 셀에서의 상기 제 1 트랜지스터는 드레인전극이 제 1 기억노드에 접속된 제 1 구동트랜지스터이며, 상기 제 2 트랜지스터는 드레인전극이 상기 제 1 기억노드의 상보관계에 있는 제 2 기억노드에 접속된 제 2 구동트랜지스터이며,
    상기 메모리 셀은,
    서로의 게이트전극과 소스전극이 상호결합되고, 한쪽의 소스/드레인전극이 제 1 전원에 접속되며, 다른 쪽의 소스/드레인전극이 상기 제 1 기억노드에 접속된 제 1 부하트랜지스터와, 한쪽의 소스/드레인전극이 제 1 전원에 접속되고, 다른 쪽의 소스/드레인전극이 상기 제 2 기억노드에 접속된 제 2 부하트랜지스터를 가지고 있으며,
    상기 제 1 기억노드와 상기 제 1 제어선과의 사이에 직렬로 접속되어 있고, 상기 제 3 제어선에 의하여 제어되며, 한쪽의 소스/드레인전극이 상기 제 1 스위치 트랜지스터의 다른 쪽의 소스/드레인 전극에 접속되어 있는 제 2 스위치 트랜지스터와,
    상기 제 1 기억노드와 상기 제 2 제어선과의 사이에 직렬로 접속되어 있고, 상기 제 1 기억노드에 의하여 제어되는 제 3 스위치 트랜지스터와,
    상기 제 1 제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제 3스위치 트랜지스터의 한쪽의 소스/드레인전극에 접속되며 다른 쪽의 소스/드레인전극이 상기 2 제어선에 접속되어 있는 제 4 스위치 트랜지스터를 가지고,
    상기 제 2 스위치 트랜지스터는 상기 제 1 기억노드와 상기 제 1 구동트랜지스터와의 사이에 직렬로 접속되고,
    상기 제 3 스위치 트랜지스터는 상기 제 2 기억노드와 상기 제 2 구동트랜지스터와의 사이에 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  45. 제 44 항에 있어서,
    상기 메모리 셀 어레이는,
    서로 직렬로 접속되고, 제 1 메모리 셀과, 이 제 1 메모리 셀내의 대응하는 각 트랜지스터의 도전형이 반전된 제 1 메모리 셀을 가지고,
    상기 제 1 메모리 셀 및 제 2 메모리 셀은 상기 제 1 전원의 전위의 거의 반만큼의 전위에 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  46. 제 44 항에 있어서,
    상기 제 1 및 제 4 스위치 트랜지스터 및 상기 제 1 및 제 2 구동트랜지스터중 어느 임계치 전압의 절대값도 상기 제 1 및 제 2 부하트랜지스터 및 상기 제 2 및 제 3 스위치 트랜지스터의 각 임계치 전압의 절대값보다도 작게 되도록 설정되어 있는 특징으로 하는 반도체 집적회로장치.
  47. 제 44 항에 있어서,
    상기 메모리 셀에서의 상기 제 1, 제 2 및 제 3 제어선은 판독용의 제어선이며,
    상기 메모리 셀 어레이는,
    열방향의 상기 메모리 셀에서의 기입용 제 4 제어선 및 제 5 제어선과, 행방향의 상기 메모리 셀에서의 기입용 제 6 제어선과,
    상기 제 6 제어선에 의해 제어되고, 한쪽의 소스/드레인전극이 상기 제 1 기억노드에 접속되며 다른 쪽의 소스/드레인전극이 상기 제 4 제어선에 접속되어 있는 제 5 스위치 트랜지스터와,
    상기 제 6 제어선에 의해 제어되고, 한쪽의 소스/드레인전극이 상기 제 2 기억노드에 접속되며 다른 쪽의 소스/드레인전극이 상기 제 5 제어선에 접속되어 있는 제 6 스위치 트랜지스터를 가지고 있고,
    상기 제 1 및 제 4 스위치 트랜지스터는, 상기 제 1 및 제 2 구동트랜지스터 및 상기 제 5 및 제 6 스위치 트랜지스터중의 어느 임계치 전압의 절대값도 상기 제 1 및 제 2 부하트랜지스터, 상기 제 2 및 제 3 스위치 트랜지스터의 각 임계치 전압의 절대값보다도 작게 되도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로장치.
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