CN102568554A - 数据读取装置、非易失性存储器装置及其读取方法 - Google Patents

数据读取装置、非易失性存储器装置及其读取方法 Download PDF

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Abstract

本发明提供一种数据读取装置、非易失性存储器装置及其读取方法。该数据读取装置包括：一感测放大器，用于感测感测放大器的一第一输入端及一第二输入端之间的电压差；一第一电容器及一第二电容器，分别连接至第一输入端及第二输入端，用于分别将第一输入端及第二输入端充电至一预设电压；以及一读取非易失性存储器单元及一参考NVM单元，分别连接至第一输入端及第二输入端；当同时施加一栅极偏压至读取NVM单元的控制栅极及参考NVM单元的控制栅极时，第一电容器及第二电容器通过读取NVM单元及参考NVM单元进行放电；以及，第一电容器及第二电容器的电容值实质上相同。本发明可以减少现有技术中因直流电流偏压而导致的大电流消耗。

Description

数据读取装置、非易失性存储器装置及其读取方法
技术领域
本发明有关于感测半导体非易失性存储器(non-volatile memory，NVM)的储存信息的集成电路(integrated circuit)，尤有关于一种利用参考存储器单元(referencing memory cell)来感测非易失性存储器的储存信息的电路及其操作方法，具体涉及数据读取装置、非易失性存储器装置及其读取方法。
背景技术
半导体非易失性存储器(NVM)及特别是电可擦可编程只读存储器(Electrically Erasable，Programmable Read-Only Memories，EEPROM)被广泛地应用于在电子设备(equipment)领域，从电脑、电子通讯硬件至消费性电器产品(consumer appliance)。EEPROM单元储存数据的方式，通过将电荷载子(charge carrier)注入金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistors，MOSFET)的通道区(channel region)上方的电荷储存层(charge-storage layer)来调整MOSFET的临界电压(threshold voltage)(元件ON/OFF电压)。例如，当电子堆积于晶体管通道区上方的浮置栅(floating gate)、或电荷撷取介电层(charge-trap dielectric layer)、或纳米晶体(nano-cryatals)时，导致MOSFET具有相对较高的临界电压。利用增减储存电荷来调整一存储器单元的独特临界电压可用来代表该存储器单元的信息状态。当一半导体存储器单元的电源关闭时，该些被储存的电荷将依然继续存在该半导体存储器单元中。因此，即使电源关闭，在该存储器单元中，相对于临界电压的该储存信息是“非易失性”(non-volatile)。快闪EEPROM为EEPROM的其中一种类型，是由多个EEPROM单元特别地配置成为存储器单元阵列(cell array)后，只能被区段(sector)擦除(erase)或整体(global)擦除。相较于传统EEPROM，快闪EEPROM具有较高紧密度及高速程序化/擦除的优点，故快闪EEPROM阵列被广泛应用于电子设备的程序代码及数字数据的大量储存(mass storage)。
图1显示利用参考NVM单元来读取EEPROM单元的传统电流感测架构图。参考图1，多个偏压(bias)被分别施加于一读取EEPROM单元MC的控制栅(control gate)与源极电极(source electrode)以及一拉高元件(pull-up element)130的一端，而该拉高元件130的另一端耦接该读取EEPROM单元MC的漏极(drain)电极。流过该读取EEPROM单元MC的漏极电极的电流随后被电流镜放大器(current amplifier)120放大。另一方面，耦接该参考NVM单元Mrf的右侧电路亦具有和左侧电路(耦接该读取EEPROM单元MC)相同的电路组态。耦接该读取NVM单元MC及该参考NVM单元Mrf的上述对称电路，产生二个输出电压(ViL及ViR)以馈入一差分电压感测放大器(differential voltage sensing amplifier)110，用于比较二个被放大漏极电流的大小。之后，差分电压感测放大器110再将比较结果传送至一数据闩锁缓冲器(data latch buffer)(图未示)。该数据闩锁缓冲器的输出是表示被施加偏压的读取NVM单元MC所产生的电流是否大于该参考NVM单元Mrf产生的参考电流。一特别的例子，当施加相同的偏压于该参考NVM单元Mrf及读取NVM单元MC时，该数据闩锁缓冲器的输出是表示具有较少漏极电流的读取NVM单元MC的临界电压大于参考NVM单元Mrf的临界电压，或者具有较少漏极电流的参考NVM单元Mrf的临界电压大于读取NVM单元MC的临界电压。因此，当施加相同的偏压于相同的参考NVM单元Mrf及读取NVM单元MC时，传统电流感测方法基本上是比较参考NVM单元Mrf及读取NVM单元MC二者的临界电压。然而，对称电路及存储器单元间因为制程不均匀性造成的不匹配，导致存储器单元临界电压不明确。为解决上述不明确临界电压的问题，实际应用时，必须考虑存储器单元临界电压保护带(cell threshold voltage guard band)。在存储器单元的多位储存(multi-bit per cell storage)应用中，利用多个存储器状态(state)NVM单元来代表NVM单元的临界电压的不同位阶，而上述存储器单元临界电压保护带将限制该些存储器状态的数目。
传统电流感测架构有一个缺点：必须有二道电流通过二个存储器单元Mrf及MC且通过二个电流镜放大器120将二道电流加以放大，用于在差分电压感测放大器110的二输入端维持稳定电压状态。因为由拉高元件130至NVM单元产生的直流电流路径且大部分是放大的镜像电流(mirrored current)产生的直流电流路径，传统电流感测架构具有高功率消耗的缺点。在实际应用中，当平行读取大量的NVM单元时，传统电流感测电路的高功率消耗缺点对半导体NVM电路设计造成关键性限制。
本发明提供一种利用参考存储器单元的NVM读取架构，以一适当感测速度及一良好的准确度，来分辨参考存储器单元Mrf及读取NVM单元MC二者间的临界电压差。特别地，根据本发明的电路架构，除了在感测期间的切换电流会造成有少量电流消耗的读取动作之外，电路不会产生任何直流电流路径。
发明内容
图2显示本发明数据读取装置的电路架构图。参考图2，读取NVM单元MC的源极电极及漏极电极分别接地及连接至一负载电容器CC的一端，且该负载电容器CC的另一端接地。该负载电容器CC的总电容值包括一第一调整电容器(adjustment capacitor)(图未示)的电容值、位线(bit line)电容值及其他剩余的寄生电容值(parasitic capacitance)。对称地，参考NVM单元Mrf的源极电极及漏极电极分别接地及连接至一负载电容器Crf的一端，且该负载电容器Crf的另一端接地。该负载电容器Crf的总电容值包括一第二调整电容器(图未示)的电容值、位线电容值及其他剩余的寄生电容值。通过调整分别位在读取线(read line)的第一调整电容器的电容值以及位在参考线(referencing line)的第二调整电容器的电容值，使负载电容器Crf及负载电容器CC的电容值相互匹配，换言之，使负载电容器Crf及负载电容器CC的电容值都在一可接受的容许误差范围内(tolerance)趋近一电容值CL或实质上等于该电容值CL。读取NVM单元MC及负载电容器CC之间的节点X与参考NVM单元Mrf及负载电容器Crf之间的节点Y分别连接至二个开关Q1及Q2。而通过二个开关Q1及Q2，分别将负载电容器CC及Crf的充电至一预设电压值VR。同时，如图3所示，节点X与Y分别连接至差分电压感测放大器210的二个输入端。在此请注意，读取NVM单元MC及参考NVM单元Mrf为同一类型的NVM单元。
图3显示本发明差分电压感测放大器的电路架构图。参考图3，本发明差分电压感测放大器210由4个P型MOSFET及7个N型MOSFET所组成，其中晶体管MP1、MP2、MN1、MN2及MN3是镜像对称(mirrored symmetry)于晶体管MP3、MP4、MN4、MN5、MN6。差分电压感测放大器210的二个输入端(ViL及ViR)为晶体管MN2及MN5的栅极。输出节点OUT及输出反向(reverse)节点OUTB为对称差分电路的二个端点，分别位在晶体管MP1、MP2及MN1的漏极电极上与晶体管MP4、MP3及MN4的漏极电极上。晶体管MP1、MP3及MN7的栅极接收一使能(enabled)信号SAEnb。当使能信号SAEnb在“低电压准位”状态时，差分电压感测放大器210被禁能(disabled)，晶体管MP7被关闭以切断电流流向地的路径，同时，晶体管MP1及MP3则被导通，利用一电压VDD对输出节点OUT及OUTB充电，使输出节点OUT及OUTB维持在“高电压准位”状态。当该使能信号SAEnb转态至“高电压准位”状态时，晶体管MP1及MP3被关闭，晶体管MP7则被导通，而使得输出节点OUT及OUTB开始对地放电。因为差分电压感测放大器210的左右侧电路被建构得尽可能地对称，故在晶体管MN2及MN5的二栅极之间，即使有些微的电压差异都会破坏左右对称电流路径的平衡。而通过晶体管MP2/MN1/MN3及MP4/MN4/MN6组成的闩锁(latch)电路所形成的正回馈(positive feedback)，非对称电流将被进一步放大。之后，输出节点OUT及OUTB分别被闩锁在“高电压准位”状态及“低电压准位”状态，反之亦然。
图4显示本发明的操作顺序。图4最上方的图形显示ViL及ViR(即图2中节点X及Y的电压)的电压时序图。最初，在该读取NVM单元MC及该参考NVM单元Mrf还未被启动(deactivated)时，在一充电(charging)期间TC内，通过二个开关Q1及Q2(利用一控制信号CS将开关Q1及Q2导通)将放大器210的二个输入端(节点X及Y)分别预充电至一预设电压值VR。在预充电(pre-charging)后，施加一栅极偏压Vgs至读取NVM单元MC的栅极及参考NVM单元Mrf的栅极而启动(activate)读取NVM单元MC及参考NVM单元Mrf，在一经过期间(elapsing period)Te，二个电容器CC及Crf通过读取NVM单元MC及参考NVM单元Mrf开始放电。取决于该栅极偏压Vgs相对于临界电压Vth的大小关系，二个输入电压ViL及ViR根据其放电速率而往下降。如图4最上方图形中的虚线(i)，代表的是栅极偏压小于临界电压(即Vgs＜Vth)的情况下，输入电压ViL及ViR与时间轴的关系；虚线(ii)代表的是栅极偏压等于临界电压(即Vgs＝Vth)的情况下，输入电压ViL及ViR与时间轴的关系；实线(iii)代表的是栅极偏压大于临界电压(即Vgs＞Vth)的情况下，输入电压ViL及ViR与时间轴的关系。在该经过期间Te后，差分电压感测放大器210被使能(该使能信号SAEnb被转态至“高电压准位”状态)以感测二个输入端(ViL及ViR)的电压差，进而将输出节点OUT及OUTB闩锁在“高电压准位/低电压准位”状态或“低电压准位/高电压准位”状态。当栅极偏压Vgs的大小相对于临界电压Vth的大小越大时，其放电速率也越快且二个输入端的电压(ViL及ViR)也掉得更快。因此，当施加相同的栅极偏压Vgs给读取NVM单元MC及参考NVM单元Mrf时，若读取NVM单元MC的临界电压大于参考NVM单元Mrf的临界电压，差分电压感测放大器210将闩锁该输出节点OUT在“低电压准位”状态，反之亦然。
在图4的实施例中，是将栅极偏压Vgs及参考NVM单元Mrf的临界电压Vthrf之间的关系设定为Vgs＝Vthrf。在此请注意，在本说明书及所有图式中，Vthc及Vthrf分别代表读取NVM单元MC及参考NVM单元Mrf的临界电压。因此，如图4最下方图形所示，在感测(sensing)期间Ts内，在Vgs＜Vthc(虚线)及Vgs＞Vthc(实线)的情况下，输出节点OUT将分别闩锁在“低电压准位”状态及“高电压准位”状态。在感测期间Ts结束之后，差分电压感测放大器210被禁能，二个输出节点OUT及OUTB皆被充电至“高电压准位”状态以待下一次的感测(待命(standby)模式)。
附图说明
图1显示利用参考NVM单元来读取EEPROM单元的传统电流感测架构图。
图2本发明数据读取装置的电路架构图。
图3显示本发明差分电压感测放大器的电路架构图。
图4显示本发明以下列三个阶段的顺序来完成操作：(1)充电(2)经过(3)感测，以及显示在下列三个情况下图3的差分电压感测放大器的二个输入端的电压变化(a)读取NVM单元的临界电压等于栅极偏压(虚线(ii))(b)读取NVM单元的临界电压大于栅极偏压(虚线(i))(c)读取NVM单元的临界电压小于栅极偏压(实线(iii))。
图5是根据图6的实施例，显示电路模拟结果的感测时序图：(1)显示在不同的(Vgs-Vth)差异量下，差分电压感测放大器的二个输入端的电压变化；(2)当(Vgs-Vthrf＝0)时，显示差分电压感测放大器的输出端OUT的相对应电压变化。
图6为本发明一实施例的NOR快闪EEPROM阵列的电路架构图。
图7为本发明另一实施例的NAND快闪EEPROM阵列的电路架构图。
附图标号：
120电流镜放大器      130拉高元件
110、210差分电压感测放大器
62px1多工开关
MC读取NVM单元        Mrf参考NVM单元
CC、Crf负载电容器    Q1、Q2开关
MP1～MP4、MN1～MN7 MOSFET
具体实施方式
以下的说明将举出本发明的多个较佳的示范实施例，熟悉本领域者应可理解，本发明可采用各种可能的方式实施，并不限于下列示范的实施例或实施例中的特征。
图6为本发明一实施例的NOR快闪EEPROM阵列的电路架构图。参考图6，本发明NOR快闪存储器阵列(即图中的读取存储器阵列)规画如下：一行(row)共M个读取NVM单元MC的栅极连接在一起形成一字线(word line)，水平排列的读取NVM单元MC的源极电极连接至一共地(common ground)；而一列(column)共N个读取NVM单元MC的漏极连接在一起形成一位线(bit line)。通过px1多工开关(multiplex switch)62，各位线分别连接至各该k个差分电压感测放大器SA1～SAk的一输入端，同时，连接各该k个差分电压感测放大器SA1～SAk的二输入端的二个负载电容器CC及Crf的总电容值，分别包括一调整电容器的电容值、位线电容值以及寄生电容值。通过分别加入二个独立的调整电容器(图未示)于读取存储器单元电路路径及参考存储器单元电路路径，使二个电容器CC及Crf的总电容值相互匹配(即二者的总电容值实质上等于一电容值CL)。于本实施例，在一个128百万位(mega-bit)快闪存储器阵列中，二个负载电容器CC及Crf的总电容值约300fF(300x10-15法拉(farad))。
当控制电路下达“读取”命令及存储器阵列的读取地址(address)时，用于将相对应于该读取地址的被选择读取位线及参考位线预充电至一读取电压VR＝1.2V约10ns(十亿分之一秒，nano-second)的时间(利用一控制信号ChEnb导通各开关，将负载电容器CC及Crf充电)。接着，施加一栅极电压Vgs至相对应于该读取地址的被选择字线及参考NVM单元Mrf的栅极后，各被选择位线、参考位线及其连接节点分别通过被选择的读取NVM单元MC及参考NVM单元Mrf开始放电。经过一经过期间
Figure BDA0000112030940000061
后，差分电压感测放大器SA1～SAk被使能(该使能信号SAEnb被转态至“高电压准位”状态)。在感测期间
Figure BDA0000112030940000062
内，各差分电压感测放大器SA1～SAk感测本身二个输入端的电压差，并据以将输出节点闩锁在“低电压准位”状态或“高电压准位”状态。因此，本发明可以达到k个读取NVM单元的平行感测。在感测期间Ts结束后，所有的差分电压感测放大器SA1～SAk皆被禁能，同时所有的差分电压感测放大器SA1～SAk的二个输出节点OUT及OUTB皆被充电至“高电压准位”状态(即待命(standby)模式)以待下一次的感测。在此请注意，图6及图7中的各差分电压感测放大器皆具有如图3的电路组态，同时，各读取NVM单元MC及参考NVM单元Mrf为同一类型的NVM单元。
图5是根据图6的实施例，显示电路模拟结果的感测时序图。在进行电路模拟前，参考NVM单元Mrf的临界电压Vthrf事先被程序化以等于施加的栅极偏压Vgs，即Vgs＝Vthrf。从图5的中间的时序图可以看到，若读取NVM单元的临界电压大于参考NVM单元(即Vthc＞Vthrf)，则输出节点OUT会被闩锁在“低电压准位”状态；若读取NVM单元的临界电压小于参考存储器单元(即Vthc＜Vthrf)，在感测期间Ts内，输出节点OUT会被闩锁在“高电压准位”状态。在待命模式下，各差分电压感测放大器SA1～SAk的二个输出端皆回到“高电压准位”状态，如图5所示。
图7为本发明另一实施例的NAND快闪EEPROM阵列的电路架构图。参考图7，本发明NAND快闪存储器阵列(即图中的读取存储器阵列)包括多个读取NAND串列(string)，其中，各读取NAND串列包括N个串联的读取NVM单元MC。各读取NAND串列是通过一串列选择线(String Selected Line，SSL)上的晶体管连接至一个别对应的读取位线，该个别对应的读取位线再连接至差分电压感测放大器SA1～SAM的其一。各读取NAND串列中，二个分别连接SSL及接地选择线(Ground Selected Line，GSL)的MOSFET作为二个开关，用于分别存取共享的读取位线及接地线。在一典型的NAND存储器阵列中，包括M个差分电压感测放大器(SA1～SAM)。如图7所示，M个差分电压感测放大器(SA1～SAM)的其中一半被配置于电路的上方，用于连接奇数的读取位线(odd bit lines)，而另一半则被配置于电路的下方，用于连接偶数的读取位线(even bit lines)。至于，包括N个串联的参考NVM单元Mrf的参考NAND串列(即图7中的参考存储器阵列)，亦具有和各读取NAND串列相同的电路组态。在此请注意，由篇幅的限制，图7中只标出其中几个读取NVM单元MC及参考NVM单元Mrf。通过分别加入二个独立的调整电容器(图未示)于读取位线及参考位线，使各该读取NAND串列及该参考NAND串列的负载电容器CC及Crf的总电容值相互匹配，换言之，使各该读取NAND串列及该参考NAND串列的负载电容器CC及Crf的总电容值都在一可接受的容许误差范围内趋近一预设电容值CL或实质上等于该预设电容值CL。
当控制电路下达“读取”命令及存储器阵列的读取地址时，通过启动SSL及GSL，将被选择的NAND串列分别连接至被选择的读取位线及接地线。另一方面，在各被选择的读取NAND串列中，施加一偏压Vpass至所有未被选择的字线，以将该偏压Vpass传递至被选择的读取NVM单元MC的源极电极与漏极电极。同样地，施加偏压(Vpass)于参考NAND串列的方式，亦相同于施加偏压(Vpass)于被选择的读取NAND串列的方式。之后，施加一低电压准位(该低电压准位必须低到足以关闭(turn off)该些被选择的读取NVM单元MC及该被选择的参考NVM单元Mrf)至被选择的读取字线及参考字线，而使得被选择的读取字线及参考字线无法启动(deactivated)。之后，该些被选择的读取位线及参考位线就被预充电至一读取电压VR(利用一控制信号ChEnb导通各开关，将负载电容器CC及Crf充电)。在位线预充电完毕后，被选择的读取字线及参考字线被施加一栅极电压Vgs，通过该些被选择的读取NVM单元MC及该被选择参考NVM单元Mrf，该些被选择的读取位线及参考位线开始放电。经过一经过期间Te后，差分电压感测放大器(SA1～SAM)被使能(该使能信号SAEnb被转态至“高电压准位”状态)。若读取NVM单元MC的临界电压大于参考NVM单元Mrf的临界电压(即Vthc＞Vthrf)时，输出节点OUT会被闩锁在“低电压准位”状态；若读取NVM单元MC的临界电压小于参考存储器单元Mrf(即Vthc＜Vthrf)，输出节点OUT会被闩锁在“高电压准位”状态。在感测期间Ts内，各差分电压感测放大器SA1～SAM感测本身二个输入端的电压差，并据以将输出节点闩锁在“低电压准位”状态或“高电压准位”状态。因此，可以达到多个读取NVM单元的平行感测。在感测期间Ts结束后，所有的差分电压感测放大器SA1～SAM皆被禁能且被充电至待命模式状态(即“高电压准位”状态)以待下一次的感测。
在此请注意，上述读取电路及感测方法适用于任一类型的半导体NVM单元。基于组态、操作波形或不同类型半导体NVM单元而利用不同的电路，本领域的技术人员应可理解，以上实施例在此仅例示，而非限定本发明的范围，只要不脱离本发明的要旨，该行业者可进行各种变形或变更。

Claims (37)

1.一种数据读取装置，其特征在于，所述数据读取装置包括：
一感测放大器，用于感测所述感测放大器的一第一输入端及一第二输入端之间的电压差；
一第一电容器及一第二电容器，分别连接至所述第一输入端及所述第二输入端，用于分别将所述第一输入端及所述第二输入端充电至一预设电压；以及
一读取非易失性存储器单元及一参考NVM单元，分别连接至所述第一输入端及所述第二输入端；
其中，当同时施加一栅极偏压至所述读取NVM单元的控制栅极及所述参考NVM单元的控制栅极时，所述第一电容器及所述第二电容器通过所述读取NVM单元及所述参考NVM单元进行放电；以及
其中，所述第一电容器及所述第二电容器的电容值实质上相同。
2.如权利要求1所述的数据读取装置，其特征在于，所述读取NVM单元及所述参考NVM单元为同一类型的NVM单元。
3.如权利要求1所述的数据读取装置，其特征在于，所述第一电容器及所述第二电容器皆具有一第一端及一第二端，以及，所述第一电容器的第二端及所述第二电容器的第二端皆连接至地；其中，所述第一电容器的第一端连接至所述读取NVM单元的漏极与所述第一输入端，以及，所述第二电容器的第一端连接至所述参考NVM单元的漏极及所述第二输入端。
4.如权利要求1所述的数据读取装置，其特征在于，所述第一电容器及所述第二电容器的各电容值皆包括一调整电容器的电容值、一位线电容值及一寄生电容值的至少其一。
5.如权利要求1所述的数据读取装置，其特征在于，所述数据读取装置更包括：
一第一开关，用于根据一控制信号将所述第一电容器连接至所述预设电压；以及
一第二开关，用于根据所述控制信号将所述第二电容器连接至所述预设电压。
6.如权利要求1所述的数据读取装置，其特征在于，所述感测放大器包括：
一第一P通道晶体管，具一第一源极连接至一操作电压、一第一栅极以接收一使能信号及一第一漏极以产生一第一输出电压；
一第二P通道晶体管，具一第二源极连接至所述操作电压、一第二栅极以产生一第二输出电压及一第二漏极连接至所述第一漏极；
一第一N通道晶体管，具一第三漏极连接至所述第二漏极及一第三栅极连接至所述第二栅极；
一第二N通道晶体管，具一第四漏极连接至所述第一N通道晶体管的一第三源极及一第四栅极定义为所述第一输入端；
一第三N通道晶体管，具一第五漏极连接至所述第三源极、一第五栅极连接至所述第三栅极及一第五源极连接至所述第二N通道晶体管的一第四源极；
一第三P通道晶体管，具一第六源极连接至所述操作电压、一第六栅极接收所述使能信号及一第六漏极连接至所述第二栅极；
一第四P通道晶体管，具一第七源极连接至所述操作电压、一第七栅极连接至所述第二漏极及一第七漏极连接至所述第六漏极及所述第二栅极；
一第四N通道晶体管，具一第八漏极连接至所述第七漏极及一第八栅极连接至所述第七栅极；
一第五N通道晶体管，具一第九漏极连接至所述第四N通道晶体管的一第八源极及一第九栅极定义为所述第二输入端；
一第六N通道晶体管，具一第十漏极连接至所述第九漏极、一第十栅极连接至所述第八栅极及一第十源极连接至所述第五N通道晶体管的一第九源极与所述第五源极；以及
一第七N通道晶体管，具一第十一漏极连接至所述第十源极、一第十一栅极接收所述使能信号及一第十一源极连接至地。
7.如权利要求6所述的数据读取装置，其特征在于，当所述使能信号在逻辑状态1时，所述第一输出电压及所述第二输出电压为互补。
8.如权利要求7所述的数据读取装置，其特征在于，当所述使能信号在逻辑状态1且所述第一输入端的电压大于所述第二输入端的电压时，所述第一输出电压在逻辑状态0及所述第二输出电压在逻辑状态1；以及，其中当所述使能信号在逻辑1状态且所述第一输入端的电压小于所述第二输入端的电压时，所述第一输出电压在逻辑状态1及所述第二输出电压在逻辑状态0。
9.如权利要求6所述的数据读取装置，其特征在于，当所述使能信号在逻辑状态0时，所述第一输出电压及所述第二输出电压在逻辑状态1。
10.一种用于读取非易失性存储器单元的方法，其特征在于，所述方法包括以下步骤：
在一充电期间内，施加一预充电电压至一第一电容器及一第二电容器，其中所述NVM单元与所述第一电容器并联及一参考存储器单元与所述第二电容器并联；
在一经过期间及一感测期间内，施加一栅极电压至所述NVM单元的控制栅及所述参考存储器单元的控制栅，用于通过所述NVM单元及所述参考存储器单元将所述第一电容器及所述第二电容器放电；以及
在所述感测期间内，感测跨越所述第一电容器的第一电压位准及跨越所述第二电容器的第二电压位准之间的电压差；
其中，所述第一电容器及所述第二电容器的电容值实质上相同。
11.如权利要求10所述的方法，其特征在于，所述NVM单元及所述参考存储器单元为同一类型的NVM单元。
12.如权利要求10所述的方法，其特征在于，所述第一电容器及所述第二电容器的各电容值皆包括一调整电容器的电容值、一位线电容值及一寄生电容值的至少其一。
13.如权利要求10所述的方法，其特征在于，所述感测步骤的结果表示所述NVM单元的临界电压是否大于所述参考存储器单元的临界电压。
14.如权利要求13所述的方法，其特征在于，当所述NVM单元的临界电压大于所述参考存储器单元的临界电压时，在所述经过期间及所述感测期间内，所述第二电容器的放电速度比所述第一电容器快。
15.如权利要求10所述的方法，其特征在于，所述第一电压位准高低与所述栅极电压及所述NVM单元的临界电压之间的电压差有关，以及所述第二电压位准高低与所述栅极电压及所述参考存储器单元的临界电压之间的电压差有关。
16.如权利要求10所述的方法，其特征在于，所述第一电容器及所述第二电容器皆具有一第一端及一第二端以及所述第一电容器的第二端及所述第二电容器的第二端皆连接至地；其中，所述第一电容器的第一端连接至所述NVM单元的漏极与所述第一输入端，以及，所述第二电容器的第一端连接至所述参考存储器单元的漏极及所述第二输入端。
17.一种NOR型非易失性存储器装置，其特征在于，所述NOR型非易失性存储器装置包括：
多个NVM单元，被配置为具有列与行的NOR型电路组态；
一参考存储器单元，连接至一参考位线；
多个第一电容器；
一第二电容器；
多条读取位线，各所述读取位线连接至一特定数目的NVM单元；以及
多个感测放大器，各所述感测放大器分别具有：
一第一输入端，连接至所述这些第一电容器的其一及一对应被选择的读取位线；以及
一第二输入端，连接至所述第二电容器及所述参考位线；
其中，各所述第一电容器用来将一对应被选择的读取位线充电至一读取电压，以及所述第二电容器用来将所述参考位线充电至所述读取电压；
其中，当施加一栅极电压至所述参考存储器单元的控制栅及一被选择的字线时，所述参考位线及各所述被选择的读取位线分别通过所述参考存储器单元及各对应被选择的NVM单元放电；以及
其中，各所述第一电容器及所述第二电容器的电容值实质上相同。
18.如权利要求17所述的装置，其特征在于，各所述第一电容器及所述第二电容器的各电容值皆包括一调整电容器的电容值、一位线电容值及一寄生电容值的至少其一。
19.如权利要求17所述的装置，其特征在于，各所述NVM单元及所述参考存储器单元为同一类型的NVM单元。
20.如权利要求17所述的装置，其特征在于，对各所述被选择的读取位线而言，所述对应被选择的NVM单元与所述第一电容器并联，以及所述参考存储器单元与所述第二电容器并联。
21.如权利要求20所述的装置，其特征在于，各所述第一电容器及所述第二电容器皆具有一第一端与一第二端，以及各所述第一电容器的第二端及所述第二电容器的第二端皆连接至地；其中，对各所述被选择的读取位线而言，所述第一电容器的第一端连接至所述对应被选择的NVM单元的漏极与所述第一输入端，以及，所述第二电容器的第一端连接至所述参考存储器单元的漏极及所述第二输入端。
22.如权利要求17所述的装置，其特征在于，各所述感测放大器包括：
一第一P通道晶体管，具一第一源极连接至一操作电压、一第一栅极以接收一使能信号及一第一漏极以产生一第一输出电压；
一第二P通道晶体管，具一第二源极连接至所述操作电压、一第二栅极以产生一第二输出电压及一第二漏极连接至所述第一漏极；
一第一N通道晶体管，具一第三漏极连接至所述第二漏极及一第三栅极连接至所述第二栅极；
一第二N通道晶体管，具一第四漏极连接至所述第一N通道晶体管的一第三源极及一第四栅极定义为所述第一输入端；
一第三N通道晶体管，具一第五漏极连接至所述第三源极、一第五栅极连接至所述第三栅极及一第五源极连接至所述第二N通道晶体管的一第四源极；
一第三P通道晶体管，具一第六源极连接至所述操作电压、一第六栅极接收所述使能信号及一第六漏极连接至所述第二栅极；
一第四P通道晶体管，具一第七源极连接至所述操作电压、一第七栅极连接至所述第二漏极及一第七漏极连接至所述第六漏极及所述第二栅极；
一第四N通道晶体管，具一第八漏极连接至所述第七漏极及一第八栅极连接至所述第七栅极；
一第五N通道晶体管，具一第九漏极连接至所述第四N通道晶体管的一第八源极及一第九栅极定义为所述第二输入端；
一第六N通道晶体管，具一第十漏极连接至所述第九漏极、一第十栅极连接至所述第八栅极及一第十源极连接至所述第五N通道晶体管的一第九源极与所述第五源极；以及
一第七N通道晶体管，具一第十一漏极连接至所述第十源极、一第十一栅极接收所述使能信号及一第十一源极连接至地。
23.一种用于读取NOR型非易失性存储器装置的方法，其特征在于，所述NOR型NVM装置包括多个NVM单元、一参考存储器单元以及多个感测放大器，所述这些NVM单元被配置为具有列与行的NOR型电路组态，各所述感测放大器分别具有一第一输入端及一第二输入端，所述第一输入端连接至多个第一电容器的其一及一对应被选择的读取位线，以及所述第二输入端连接至一第二电容器及一参考位线，所述方法包括以下步骤：
在一充电期间内，施加一读取电电压至各所述对应被选择读取位线的第一电容器及一第二电容器，用于将各所述对应被选择读取位线的第一电容器及所述第二电容器充电至一预设电压；
在一经过期间及一感测期间内，施加一栅极电压至所述参考存储器单元的控制栅及一被选择字线，用于通过所述参考存储器单元及各对应被选择的NVM单元，将所述参考位线及各所述对应被选择的读取位线放电；以及
在所述感测期间内，通过各所述感测放大器，感测所述参考位线及所述对应被选择的读取位线之间的电压差；
其中，各所述第一电容器及所述第二电容器的电容值实质上相同。
24.如权利要求23所述的方法，其特征在于，所述这些NVM单元及所述参考存储器单元为同一类型的NVM单元。
25.如权利要求23所述的方法，其特征在于，所述感测步骤的结果表示所述对应被选择的NVM单元的临界电压是否大于所述参考存储器单元的临界电压。
26.如权利要求25所述的方法，其特征在于，当所述对应被选择的位线的对应被选择的NVM单元的临界电压大于所述参考存储器单元的临界电压时，在所述经过期间及所述感测期间内，所述第二电容器的放电速度快于所述对应被选择的位线的所述第一电容器。
27.如权利要求23所述的方法，其特征在于，对各所述对应被选择的位线而言，所述对应被选择的NVM单元与所述第一电容器并联，以及所述参考存储器单元与所述第二电容器并联。
28.一种NAND型非易失性存储器装置，其特征在于，所述NAND型非易失性存储器装置包括：
一NAND型存储器阵列，包括多个读取NAND串列，而各读取NAND串列包括多个串联的NVM单元；
一参考NAND串列，包括多个串联的参考存储器单元，连接至一参考位线；
多个第一电容器；
一第二电容器；
多条读取位线，各所述读取位线分别连接至所述这些读取NAND串列的其一；以及
多个感测放大器，各所述感测放大器分别具有：
一第一输入端，连接至所述这些第一电容器的其一及一对应读取位线；以及
一第二输入端，连接至所述第二电容器及所述参考位线；
其中，各所述第一电容器用来将各对应被选择的读取位线充电至一读取电压，以及所述第二电容器用来将所述参考位线充电至所述读取电压；
其中，当施加一栅极电压至一被选择的字线时，所述参考位线及各所述被选择的读取位线通过所述参考存储器单元及各对应被选择的NVM单元放电；以及
其中，各所述第一电容器及所述第二电容器的电容值实质上相同。
29.如权利要求28所述的装置，其特征在于，各所述第一电容器及所述第二电容器的各电容值皆包括一调整电容器的电容值、一位线电容值及一寄生电容值的至少其一。
30.如权利要求28所述的装置，其特征在于，所述这些NVM单元及各所述参考存储器单元为同一类型的NVM单元。
31.如权利要求28所述的装置，其特征在于，各所述第一电容器及所述第二电容器皆具有一第一端与一第二端，以及各所述第一电容器及所述第二电容器的第二端皆连接至地；其中，对各所述感测放大器而言，所述第一电容器的第一端连接至所述对应的读取位线，而所述对应的读取位线再连接至一对应被选择的读取NAND串列与所述第一输入端，以及，所述第二电容器的第一端连接至所述参考位线，而所述参考位线再连接至所述参考NAND串列及所述第二输入端。
32.如权利要求28所述的装置，其特征在于，各所述感测放大器包括：
一第一P通道晶体管，具一第一源极连接至一操作电压、一第一栅极以接收一使能信号及一第一漏极以产生一第一输出电压；
一第二P通道晶体管，具一第二源极连接至所述操作电压、一第二栅极以产生一第二输出电压及一第二漏极连接至所述第一漏极；
一第一N通道晶体管，具一第三漏极连接至所述第二漏极及一第三栅极连接至所述第二栅极；
一第二N通道晶体管，具一第四漏极连接至所述第一N通道晶体管的一第三源极及一第四栅极定义为所述第一输入端；
一第三N通道晶体管，具一第五漏极连接至所述第三源极、一第五栅极连接至所述第三栅极及一第五源极连接至所述第二N通道晶体管的一第四源极；
一第三P通道晶体管，具一第六源极连接至所述操作电压、一第六栅极接收所述使能信号及一第六漏极连接至所述第二栅极；
一第四P通道晶体管，具一第七源极连接至所述操作电压、一第七栅极连接至所述第二漏极及一第七漏极连接至所述第六漏极及所述第二栅极；
一第四N通道晶体管，具一第八漏极连接至所述第七漏极及一第八栅极连接至所述第七栅极；
一第五N通道晶体管，具一第九漏极连接至所述第四N通道晶体管的一第八源极及一第九栅极定义为所述第二输入端；
一第六N通道晶体管，具一第十漏极连接至所述第九漏极、一第十栅极连接至所述第八栅极及一第十源极连接至所述第五N通道晶体管的一第九源极与所述第五源极；以及
一第七N通道晶体管，具一第十一漏极连接至所述第十源极、一第十一栅极接收所述使能信号及一第十一源极连接至地。
33.一种用于读取一NAND型非易失性存储器装置的方法，其特征在于，所述NAND型NVM装置包括一NAND型存储器阵列、一参考NAND串列以及多个感测放大器，所述NAND型存储器阵列包括多个读取NAND串列，各读取NAND串列包括多个串联的NVM单元，所述参考NAND串列包括多个串联的参考存储器单元，各所述感测放大器分别具有一第一输入端以及一第二输入端，所述第一输入端连接至多个第一电容器的其一及一对应的读取位线，而所述第二输入端连接至一第二电容器及一参考位线，所述方法包括以下步骤：
于至少一被选择的读取NAND串列及所述参考NAND串列中，施加一读取传递电压至多条未被选择的字线；
在一充电期间内，施加一读取电压至各被选择的读取位线的第一电容器及所述第二电容器，用于将各被选择的读取位线及所述参考位线充电至一预设电压；
在一经过期间及一感测期间内，施加一栅极电压至一被选择字线，用于通过一被选择的参考存储器单元及各对应被选择的NVM单元，将所述参考位线及各被选择的读取位线放电；以及
在所述感测期间内，通过各所述感测放大器，感测所述参考位线及所述对应被选择的读取位线之间的电压差；
其中，各所述第一电容器及所述第二电容器的电容值实质上相同。
34.如权利要求33所述的方法，其特征在于，所述这些NVM单元及各所述参考存储器单元为同一类型的NVM单元。
35.如权利要求33所述的方法，其特征在于，所述感测步骤的结果代表所述对应被选择的读取位线的对应被选择NVM单元的临界电压是否大于所述参考位线的被选择参考存储器单元的临界电压。
36.如权利要求33所述的方法，其特征在于，当所述对应被选择的读取位线的对应被选择的NVM单元的临界电压大于所述参考存储器单元的临界电压时，在所述经过期间及所述感测期间内，所述第二电容器的放电速度快于所述对应被选择的读取位线的所述第一电容器。
37.如权利要求33所述的方法，其特征在于，所述方法更包括：
在施加所述读取电压步骤之前，施加一偏压至所述被选择的字线；
其中，所述偏压的位准足以关闭所述被选择的参考存储器单元及各对应被选择的NVM单元。
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