KR920008245B1 - 불휘발성 반도체기억장치 - Google Patents

불휘발성 반도체기억장치 Download PDF

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시게루 아츠미
신지 사이도
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가부시키가이샤 도시바
아오이 죠이치
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Description

불휘발성 반도체기억장치
제1도는 종래 불휘발성 반도체기억장치의 테이터독출회로에 대한 구성을 나타낸 회로도.
제2도와 제3도는 제1도에 도시된 데이터독출회로에서 각각 데이터 ＂1＂과 ＂0＂을 독출하는 경우의 동작을 설명하는 파형도.
제4도는 본 발명의 1실시예에 관한 불휘발성 반도체기억장치의 데이터독출회로에 대한 구성을 나타낸 회로도.
제5도와 제6도는 제4도에 도시된 데이터독출회로에서 데이터 ＂1＂과 ＂0＂을 독출하는 경우의 동작을 설명하는 파형도.
제7도는 제4도에 도시된 데이터독출회로의 변형실시예를 파형도.
제8도는 본 발명의 다른 실시예에 관한 불휘발성 반도체기억장치의 데이터 독출회로에 대한 구성을 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 중간전위발생회로 10a : 어드레스천이검출회로
10 b : 지연회로 10c : 낸드게이트
20, 60 : 감지증폭기 PC,
Figure kpo00001
: 선충전신호
Q1, Q2: 전송게이트트랜지스터 N1~N4: 접속점
BL : 비트선 DBL, DBL' : 더미비트선
Sin : 감지입력신호 MC11~MCmn: 메모리셀
WL1~WLm: 워드선 Q11~Q1n: N형 MOS트랜지스터
DMC1~DMCm, DMC'1~DMC'm: 더미셀
Q21, Q41, Q51, Q52, Q61, Q62: P 형 MOS트랜지스터
Q22, Q23, Q31, Q32~Q3n, Q42, Q43, Q63~Q71~Q74: N형 MOS트랜지스터
T1, T2: 2층게이트구조 MOS트랜지스터
[산업상의 이용분야]
본 발명은 불휘발성 반도체기억장치에 관한 것으로, 특히 개량된 데이터독출회로를 갖춘 불휘발성 반도체 기억장치에 관한 것이다.
[배경기술과 그 문제점]
일반적으로 EPROM(Electrically Programmable Read Only Memory)등과 같은 불휘발성 반도체기억장치에서는 선택된 메모리셀이 접속되어 있는 비트선의 전위와 더미메모리셀을 이용해서 생성되는 기준전위를 비교하여, 그 비교결과에 따라 ＂1＂ 또는 ＂0＂데이터를 독출하도록 구성되어 있다. 여기서 비트선의 전위는 메모리셀에 기억되어져 있는 데이터의 내용에 따라 변화하게 되는바, 즉 메모리셀에 데이터 ＂0＂이 기억되어 있는 경우에는 비트선의 전위가 부하회로에 의해 충전된 소정의 고레벨전위로 유지되어 변화되지 않지만, 메모리셀에 데이터 ＂1＂이 기억되어 있는 경우에는 그 셀트랜지스터에 의한 방전에 의해 비트선이 저레벨전위로 설정되게 된다. 이 경우 기준전위의 값은 비트선의 고레벨전위와 저레벨전위의 중간으로 설정되게 되고, 그에 따라 메모리셀에 기억되어 있는 데이터내용에 따라 비트선의 전위와 기준전위와의 비교결과가 다르게 되므로 데이터 ＂0＂ 또는 ＂1＂을 독출해낼 수 있게 된다.
그러나, 이러한 데이터독출방식의 불휘발성 반도체기억장치에서는 데이터 ＂1＂을 독출해내는 경우 비트선의 전위가 셀트랜지스터를 통한 방전에 의해서만 고레벨전위로부터 기준전위보다 낮은 전위까지 저하되어야 되기 때문에 데이터독출에 시간이 걸리게 된다는 결점이 있었다.
그 때문에 데이터의 독출속도를 향상시키기 위해 제1도에 도시된 바와 같은 불휘발성 반도체기억장치가 고려되고 있는바, 이 불휘발성 반도체기억장치는 문헌(＂A Programmable 1Mb CMOS EPROM＂ISSCC Digest of Technical Papers P176~177, 1985년)에 기재되어 있는 기술로서, 중간전위발생회로(10)에 의해 비트선(BL)을 중간전위로 소정시간동안 선충전시킨 다음 비트선(BL)의 전위와 더미비트선(DBL)의 전위를 감지증폭기(20)에 의해 비교하도록 구성되어 있다.
이 경우 실제로는 비트선(BL)과 감지증폭기(20) 사이 및, 더미비트선(DBL)과 감지증폭기(20)사이에 각각 도시된 바와 같이 전위분리용 전송게이트트랜지스터(Q1,Q2)가 접속되어 있기 때문에, 감지증폭기(20)는 본체회로측 접속점(N1)에서의 감지입력신호(Sin)의 전위와 더미셀측 접속점(N2)에서의 기준전위(Verf)를 비교하는 것으로 된다.
또 이 EPROM에는 선충전신호(PC)의 발생을 위해 어드레스천이검출회로(10 a)가 사용되고 있는바, 이 어드레스천이검출회로(10a)에서 공급되는 어드레스신호에 의해 지정된 메모리어드레스의 천이가 검출되게 되면, 지연회로(10b)와 낸드게이트(10c)에 의해 소정펄스폭의 펄스신호가 발생하게 되어, 이 펄스신호가 선충전신호(PC)로 사용되는 회로구성으로 되어 있다.
이와 같이 비트선(BL)이 중간전위로 설정되는 회로구성으로 하게 되면, 데이터 ＂1＂을 독출해내는 경우 그 중간전위로부터 비트선(BL)의 전위를 저하시키면 되므로, 고레벨전위로부터 저하시키는 회로구성에 비해 데이터의 독출속도가 달라지게 된다.
그러나, 이 EPROM에서는 선충전신호(PC)가 해제된 다음 얼마동안 제2도 및 제3도에 도시된 바와 같이 감지입력신호(Sin)에 흔들림이 생겨 독출데이터가 확정되기까지 시간이 걸리게 된다는 결점이 있게 된다.
즉, 제2도에 어드레스신호에 의해 선택된 메모리셀(MC)에 데이타 ＂1＂이 기억되어 있는 경우의 동작파형이 도시된 바와 같이, 본래대로 라면 선충전신호(PC)가 ＂1＂레벨로부터 ＂0＂레벨로 변경되는 시점(t0)으로 부터 감지입력신호(Sin)가 하강되게 되지만, 실제로는 도시된 바와 같이 t0시점으로부터 t1시점까지의 기간(T1)에 감지입력신호 (Sin)에 흔들림이 생기게 되므로, 그 전위가 일단 상승된 다음 하강하기 시작한다. 따라서, 독출데이터는 선충전신호(PC)가 하강시점(t0)으로부터 T1기간만큼 경과된 다음에 확정되게 된다.
또, 제3도에 도시된 바와 같이 선택된 메모리셀(MC)에 데이터 ＂0＂이 기억되어 있는 경우에도 감지입력신호(Sin)가 선충전신호(PC)의 하강시점(t0)으로부터 t2까지의 기간(T2)동안 변동하게 된다. 이러한 감지입력신호(Sin)의 흔들림은 비트선(BL)을 중간전위로 설정함으로써 생겨나는 문제로서, 전위가 흔들리는 기간에서는 데이터의 독출시 어레가 초래되게 되므로 결과적으로 데이터독출속도가 늦어지게 된다.
[발명의 목적]
본 발명은 상기와 같은 종래기술의 사정을 감안해서 이루어진 것으로, 감지입력신호에 흔들림이 발생하지 않는 회로구성을 갖추어 데이터를 고속으로 정확히 독출할 수 있도록된 불휘발성 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체기억장치는 비트선과, 선충전신호에 의해 제어되어 상기 비트선을 소정의 전위로 선충전시키는 제1부하회로, 기억되어져 있는 데이터내용에 따라 상기 비트선의 전위를 유지시키거나 방전시켜 저하시키는 불휘발성 메모리셀, 상기 비트선과 제1접속점사이에 접속되어 게이트에 소정치의 바이어스전압이 인가되는 제1전송게이트트랜지스터, 상기 제1접속점을 충전시키는 제2부하회로, 더미비트선, 이 더미비트선을 소정전위로 충전시키는 제3부하회로, 상기 더미비트선의 전위를 방전시켜 저하시키는 더미셀, 상기 더미비트선과 제2접속점사이에 접속되어 게이트에 소정치의 바이어스전압이 인가되는 제2전송게이트트랜지스터, 상기 제2부하회로보다 전류공급능력이 높게 설정되어 상기 제2접속점을 충전시키는 제4부하회로, 데이터의 비독출시에 상기 제1접속점과 상기 제2접속점의 전위를 평형화시키는 평형화회로 및, 데이터독출시 상기 제1접속점의 전위와 상기 제2접속점의 전위를 비교하여 그 차이를 증폭해서 출력시키는 감지증폭기를 구비해서 구성된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명의 불휘발성 반도체기억장치에 있어서는 비트선 및 더미비트선이 제1 및 제3부하회로에 의해 각기 충전되고, 이러한 충전이 완료되면 제1 및 제3 부하회로에 의한 충전동작이 정지되기 때문에 더미비트선의 전위는 더미셀에 의한 방전에 의해 저하되게 된다. 여기서, 메모리셀의 기억데이터가 ＂1＂인 경우 비트선의 전위도 메모리셀에 의한 방전에 의해 저하되게 되는바, 이 경우 제2부하회로측보다 제4부하회로측이 전류공급능력이 높으므로 제2접속점의 전위하강측보다 제1접속점의 전위하강측이 빨라지게된다. 또 메모리셀의 데이터내용이 ＂0＂인 경우 비트선의 전위는 변화되지 않고 그대로 유지되기 때문에 제1접속점의 전위는 제2접속점의 전위보다 높아지게 된다. 따라서 제1접속점의 전위와 제2접속점의 전위에서 상대적인 크기의 차이가 발생하게 되어 데이터를 고속으로 독출할 수 있게 된다. 그리고, 비트선 및 더미비트선을 논리진폭의 중간전위로 선충전시키지 않고, 전원전압으로 충전시키게 됨으로써 소정의 고레벨전위로 설정되기 때문에 제1접속점의 전위 즉 감지입력신호에 흔들림이 생기지 않게 된다.
[실시예]
이하, 본 발명의 실시예를 예시도면에 의거해서 상세히 설명한다.
제4도는 본 발명의 1실시예에 따른 불휘발성 반도체기억장치의 데이터독출회로 구성을 나타낸 것으로, 이 EPROM의 데이터독출은 제1도에 도시된 종래의 EPROM과 마찬가지로 본체회로측의 메모리셀(MC11~MCmn)에 기억되어 있는 데이터내용에 대응되게 형성된 접속점(N2)에 나타나는 감지입력신호(Sin)의 전위와, 더미셀을 이용해서 생성되어 접속점(N4)에 나타나는 기준전위(Vref)를 감지증폭기(60)에서 비교하여 그 상대적인 크기의 차이에 따라 메모리셀(MC11~MCmn)의 데이터내용을 판단하도록 구성되어 있는데, 여기서는 선충전기간에 비트선 및 더미비트선을 중간전위로 설정하기 않고 각각 소정의 고레벨전위로 설정함과 더불어 그 전위를 평형화시켜, 데이터 독출시 기준전위(Vref)를 하강시키면서 감지입력신호(Sin)와 기준전위(Vref)의 상대적인 크기의 차이를 비교하는 회로구성이 채용되고 있다.
이하 본 발명의 1실시예를 상세히 설명한다.
여기서는 EPROM은 상기한 구성 이외에도 데이터기록회로도 포함되지만 설명의 간단화를 기하기 위해 생략하기로 한다.
먼저, 본체회로측에는 N개의 비트선(BL1~BLn)과 M개의 워드선(WL1~WLm)이 교차하는 위치에 각각 불휘발성 메모리셀(MC11~MCmn)이 설치되는데, 이들 불휘발성 메모리셀(MC11~MCmn)은 예컨데 2층게이트 구조를 한 MOS트랜지스터로 구성된다. 그리고, 상기 비트선(BL1~BLm)에는 열선택용 N형 MOS트랜지스터(Q11~Qmn)가 각각 직렬로 삽입되는데, 이들 열선택용 N형 MOS트랜지스터(Q11~Q1n)의 게이트에는 도시되지 않는 열디코더로부터 출력되는 디코드신호(CD1~CDn)가 각각 공급된다.
또, P형 MOS트랜지스터(Q21) 및 N형 MOS트랜지스터(Q22)가 비트선(BL1~BLn)에 대한 부하회로로서 비트선(BL1~BLn)의 공통되는 일단 즉 접속점(N1)과 전원전위(Vcc)단자사이에 직렬로 접속되어져 있다. 그리고, 상기 P형 MOS트랜지스터(Q21)의 게이트에는 선충전기간에 ＂0＂레벨로 되는 선충전신호(
Figure kpo00002
)가 공급되는 한편, 상기 N형, MOS트랜지스터(Q22)의 게이트에는 전원전위(Vcc)보다 값이 작은 바이어스전압(VB)이 공급되므로, 이 N형 MOS트랜지스터(Q22)는 항상 온상태로되고, 상기 바이어스전압(VB)은 도시되지 않은 바이어스발생회로로부터 공급되게 된다.
여기서, 선충전신호 (
Figure kpo00003
)가 ＂0＂레벨로 되는 선충전기간에는 P형 MOS트랜지스터(Q21)가 온상태로 되므로 비트선(BL1~BLn)은 선충전기간동안에 P형 및 N형 MOS트랜지스터(Q21,Q22)를 매개해서 충전되어 소정의 고레벨전위로 설정되게 되는데, 이 전위의 값은 예컨대 전원전위(Vcc)를 5V로 하고 바이어스전압(VB)을 3V, N형 MOS트랜지스터(Q22)의 임계치 전압(Vth)을 1V로 하게 되면, 원리적으로는 2V(-VB-Vth)정도가 되겠지만, 실제적으로는 기판바이어스효과등과 같은 영향에 의해 1V정도로 된다.
그리고, 접속점(N1)과 감지증폭기(60)의 입력접속점(N2)사이에서는 전위분리용 전송게이트로서 N형 MOS트랜지스터(Q23)과 접속되어 있는데, 이 N형 MOS트랜지스터(Q23)의 게이트에도 바이어스전압(VB)이 공급된다. 또 접속점(N2)과 전원전위(Vcc)단자사이에서는 항상 온상태로 제어되는 P형 MOS트랜지스터(Q51)가 접속되어 있는데, 이 P형 MOS트랜지스터(Q=1)는 접속점(N2)을 충전시키는 부하로서 작용하게 된다.
한편, 기준전위(Vref)를 생성하는 더미셀측에는 더미비트선(DBL)에 대해 1개의 비트선(BL)에 접속되는 메모리셀과 같은 수 즉 m개의 더미셀(DMC1~DMCm)이 접속되어 있는데, 이들 더미셀(DMC1~DMCm)은 상기 메모리셀과 마찬가지로 예컨데 2층게이트구조 MOS트랜지스터로 구성할 수 가 있다. 또한 이 더미셀(DMC1~DMCm1)은 각각 그 부유게이트에 전자가 주입되지 않은 상태의 트랜지스터로서, 이들 트랜지스터 중 더미셀(DMC1~DMCm-1)의 각 게이트는 접지전위에 결합되는 반면 더미셀(DMCm)의 게이트는 전원전위(Vcc)단자에 접속되어져 있기 때문에 더미셀(DMCm)만이 항상 온 상태로 제어되는 반면, 다른 더미셀(DMC-1~DMCm-1)은 항상 오프상태로 제어되게 된다.
또, 더미비트선(DBL)에는 게이트가 전원전위(Vcc)단자에 결합되어 항상 온상태로 제어되는 N형 MOS 트랜지스터(Q31)가 삽입되어 있고, 또 이 더미비트선(DBL)의 일단 즉 접속점(N3)에는 N형 MOs트랜지스터(Q32~Q3n)가 접속되어 있는데. 이들 N형 MOS트랜지스터(Q32~Q3n)는 각 게이트가 접지단자에 결합되어 있으므로 항상 오프상태로 제어되게 된다. 따라서, 이들 N형 MOS트랜지스터(Q32~Q3n) 및 더미셀(DMC1~DMCm)에서 더미비트선(DBL)에 부가되는 용량은 열디코더에 의해 선택되어진 1개의 비트선에 부가되는 용량과 거의 동등하게 된다.
그리고, 접속점(N3)과 전원전위(Vcc)단자사이에는 더미비트선(DBL)에 대한 부하회로로서 P형 MOS트랜지스터(Q41) 및 N형 MOS트랜지스터(Q42)가 직렬 접속되어 있고, 상기 P형 MOS트랜지스터(Q41)의 게이트에는 선충전기간에 ＂0＂레벨로 되는 선충전신호(PC)가 공급되는 한편, 상기 N형 MOS트랜지스터 (Q42)가 직렬 접속되어 있고, 상기 P형 MOS트랜지스터(Q41)의 게이트에는 선충전기간에 ＂0＂레벨로 되는 선충전신호(
Figure kpo00004
)가 공급되는 한편, 상기 N형 MOS트랜지스터(Q42)의 게이트에는 전원전위(Vcc)보다 값이 적은 바이어스전압(VB)이 공급되게 된다. 따라서 선충전신호(
Figure kpo00005
)가 공급되는 한편, 상기 N형 MOS트랜지스터(Q42)의 게이트에는 전원전위(Vcc)보다 값이 적은 바이어스 전압(VB)이 공급되게 된다. 따라서, 선충전신호(
Figure kpo00006
)가 ＂0＂레벨로 되는 선충전기간에는 상기 P형 MOS트랜지스터(Q41)가 온상태로 되기 때문에 더미비트(DBL)은 그 선충전기간에 P형 및 N형 MOS트랜지스터(Q41,Q42)에 의해 충전되어 소정의 고레벨전위로 설정되게 된다.
또, 접속점(N3)과 감지증폭기(60)의 다른쪽 입력접속점(N4) 사이에는 전위분리용 전송게이트로서 N형 MOS트랜지스터(Q43)가 접속되어져 있는데, 이 N형 MOS트랜지스터(Q43)의 게이트에도 바이어스전압(VB)이 공급되고 있다. 이에 더하여, 접속점(N4)과 전원전위(Vcc)단자사이에는 항상 온상태로 제어되는 P형 MOS트랜지스터(Q52)가 접속되어 있는데, 이 P형 MOS트랜지스터(Q52)는 접속점(N4)을 충전시키는 부하로 작용하게 된다. 또, 이 P형 MOS트랜지스터(Q52)는 상기 접속점(N2)을 충전시키기 위한 P형 MOS트랜지스터(Q51)보다 전류공급능력이 크게 설정되어 있고, 이들 P형 MOS트랜지스터(Q51, Q52)의 게이트는 상기 P형 MOS트랜지스터(Q52)의 드레인에 공통으로 접속되어 있다.
한편, 상기 접속점(N2,N4)간에는 P채널 MOS트랜지스터(Q53)가 접속되어 있는데, 이 P형 MOS트랜지스터(Q53)의 게이트에는 선충전신호(
Figure kpo00007
)가 공급되어 있어서, 접속점(N2,N4)의 전위가 선충전기간에 P형 MOS트랜지스터(Q53)에 의해 평형화되게 된다. 그리고, 감지증폭기(60)는 접속점(N2)와 접속점(N4)의 전위 즉 기준전위(Vref)를 비교해서 그 상대적인 크기의 차이에 따른 출력신호(Sout)를 출력하게 된다.
여기서, 이 감지증폭기(60)는 예컨대 제4도에 도시된 바와 같이 P형 MOS트랜지스터(Q61,Q62) 및 N형 MOS트랜지스터(Q63~Q65)를 포함하는 통산적인 차동증폭기로 구성할 수도 있다. 한편 이 차동증폭기의 전류원으로 작용하는 N형 MOS트랜지스터(Q65)의 게이트에는 칩이네이블신호(CE)가 공급되고 있는데, 이는 칩이네이블신호(CE)가 능동상태로 되어 있는 기간동안만 감지증폭기(60)를 구동시키고 그 이외의 기간에는 동작을 정지시켜 전원전위단자사이의 관통전류를 방지하기 위함이다.
또 선충전신호(
Figure kpo00008
)의 발생에는 제1도에서 설명한 바와 같이 어드레스천이검출회로(10a)를 이용하는 것이 바람직한바, 즉 이 EPROM에 외부로부터 공급되는 어드레스신호의 변화를 검지하는 어드레스천이검출회로(10a)와, 이 어드레스천이검출회로(10a)로부터의 출력에 응답해서 소정 펄스폭의 펄스신호를 발생시키는 펄스발생회로(10b,10c)를 구비해서 그 펄스신호를 선충전신호로 사용하게 된다. 이와 같이 하게 되면 행디코더 및 열디코더에 의해 어드레스신호의 디코더동작이 실행되고 있는 기간에 선충전동작을 자동적으로 수행할 수가 있기 때문에 데이터를 독출하는 경우의 억세스시간을 짧아지게 할 수 있게 된다.
다음에는 제5도 및 제6도를 참조로 이 EPROM의 데이터독출동작에 대해 설명한다.
제5도는 기억데이터가 ＂1＂인 메모리셀이 선택된 경우의 동작파형을 나타낸 것으로, 먼저 선충전신호(PC)가 ＂1＂레벨로 되는 선충전기간(선충전신호(
Figure kpo00009
)는 ＂0＂레벨)에는 P형 MOS트랜지스터(Q53)에 의해 감지입력신호(Sin)와 기준전위(Vref)가 평형화되어 동전위로 된다. 따라서, 이 선충전기간에는 감지증폭기(60)의 출력신호(Sout)가 ＂1＂레벨(5V)과 ＂0＂레벨(0V)의 거의 중간전위로 된다.
이어, 선충전기간이 종료하게 되면 선충전신호(
Figure kpo00010
)가 ＂1＂레벨로 되어 P형 및 N형 MOS트랜지스터(Q21,Q22)에 의한 비트선(BL1~BLn)의 충전이 정지되고, 또 P형 및 N형 MOS트랜지스터(Q41,Q42)에 의한 더미비트선의 충전도 정지된다. 따라서, 접속점(N1)의 전위는 선택된 메모리셀에 의한 방전에 따른 저하되고, 접속점(N3)의 전위는 더미셀(DMCm)에 의한 방전에 따라 저하되게 된다. 그리고, 이러한 접속점(N1)및 접속점(N3)에서의 각 전위의 저하에 수반해서 감지입력신호(Sin) 및 기준전위(Vref)도 각각 전위저하되게 되는바, 이 경우에는 상기한 바와 같이 P형 MOS트랜지스터(Q51)보다 P형 MOS트랜지스터(Q52)가 전류공급능력이 크게되어 있기 때문에 기준전위(Vref)쪽의 전위하강보다도 감지입력신호(Sin)측의 전위하강이 빠르게 된다. 따라서, 감지입력신호(Sin)와 기준전위(Vref)의 상대적인 전위차가 제5도에 도시된 바와 같이 선충전기간이 종료되는 시점(t0)으로부터 생기게 되므로, 종래에 비해 데이터독출을 고속으로 확실히 수행할 수 있게 된다. 또 비트선(BL1~BLn)은 중간전위가 아닌 고레벨전위로 선충전되고, 이 전위가 메모리셀에 의해서만 방전되게 되므로 종래와 같이 그 전위가 일단 상승한 다음 저하되는 것과 같은 감지입력신호(Sin)의 흔들림이 발생하지 않게 된다.
제6도는 기억데이타가 ＂0＂인 메모리셀이 선택되는 경우의 동작형을 나타낸 것으로, 먼저 선충전신호(PC)가 ＂1＂레벨인 선충전기간(선충전신호(
Figure kpo00011
는 ＂0＂레벨)에는 P형널 MOS트랜지스터(Q53)에 의해 감지입력신호(Sin)와 기준전위(Vref)가 평형화되어져 동전위로 되고, 선충전기간이 종료하게 되면 P형 및 N형 MOS트랜지스터(Q41,Q42)에 의한 비트선의 충전이 정지되면서, P형 및 N형 MOS트랜지스터(Q41,Q42)에 의한 더미비트선의 충전도 정지되게 된다. 이 경우 선택된 메모리셀의 기억데이터가 ＂0＂레벨이므로 접속점(N1)의 전위는 그대로 유지되는 반면 접속점(N3)의 전위는 더미셀(DMCm)에 의한 방전으로 저하되게 된다. 따라서, 감지입력신호(Sin)의 변동이 초래되지 않고 감지입력신호(Sin)와 기준전위(Vref)의 상대적인 전위차가 제6도에 도시된 바와 같이 시점 t0로부터 즉시 생기게 되므로 이 경우에도 데이터독출을 고속으로 확실히 수행할 수 있게 된다.
그리고, 상기 제4에 도시된 실시예에서는 1개의 더미비트선(DBL)에 접속된 더미셀(DMC1~DMCm)과 메모리본체측의 비트선(BL1~BLn)중 어느한 비트선에서의 용량이 거의 같아지도록 설정하고, 열선택용 N형 MOS트랜지스터(Q11~Q1n)의 용량과 N형 MOS트랜지스터(Q31~Q3n)의 용량도 거의 같아지도록 설정했지만, 이렇게 하지 않고 용량을 평형화할 수도 있다.
제7도는 제4도에 도시된 데이터독출회로의 변형실시예를 나타낸 것으로, 메모리본체측의 열선택된 비트선에 대응되는 용량을 더미비트선(DBL)에 접속된 더미메모리셀(DMC1~DMCm)에 의해 설정하고, 열선택용 N형 MOS트랜지스터(Q11~Q1n)에 대응되는 용량은 동일한 구성으로서 더미비트선(DBL)에 병렬로 접속된 제2더미비트선(DBL')에 접속된 더미메모리셀(DMC'1~DMC'm)에 의해 설정한다. 이 제7도에 도시된 변형실시예의 경우에는 메모리본체와 동일한 구성인 더미셀만으로 용랴으이 평형이 얻어지게 되어, 제4도에 도시된 실시예에서의 N형 MOS트랜지스터(Q32~Q3n)를 사용하지 않아도 되므로 칩상에서의 패턴설계가 제4도의 경우보다 좋아지게 된다. 또 제7도에 도시된 데이터독출회로는 다른부분은 제4도에 도시된 데이터 독출회로와 완전동일하게 되어 있으므로 그 데이터독출회로의 구성과 작용설명은 생략하기로 한다.
제8도는 본 발명을 1셀 2트랜지스터의 EPROM에 적용시킨 경우를 나타낸 것으로, 제4도에 도시된 데이터독출회로에 대응되는 부분에는 동일부호가 부여되어져 있다. 이 경우는 데이터독출은 쌍을 이루는 비트선사이의 전위차를 비교함으로써 수행되는 바, 예컨대 비트선(BL11)은 N형 MOS트랜지스터(Q71)를 매개해서 접속점(Nr)에 접속되고, 또 비트선(
Figure kpo00012
)은 N형 MOS트랜지스터(Q72)를 매개해서 접속점(N3)에 접속 되며, 이들 N형 MOS트랜지스터(Q71,Q72)는 모두 디코드신호(CD1)에 의해 스위칭제어되고, 마찬가지로 2열째 비트선(BL12)은 N형 MOS트랜지스터(Q73)를 매개해서 접속점(N1)에, 또 비트선(
Figure kpo00013
)은 N형 MOS트랜지스터(Q74)를 매개해서 접속점(N3)에 각각 접속되며, 이들 N형 MOS트랜지스터(Q73,Q74)는 모두 디코드신호(CD2)에 의해 스위칭제에된다.
또, 메모리셀(MC1)은 도시된 바와 같이 각각의 제어게이트가 워드선(WL1)에 공통접속된 2개의 2층게이트구조 MOS트랜지스터(T1,T2)로 구성되고, 이 2층게이트구조 MOS트랜지스터(T1)의 드레인은 비트선(BL11)에, 2층게이트구조 MOS트랜지스터(T2)의 드레인은 비트선(
Figure kpo00014
)에 각각 접속되게 된다. 따라서 2층게이트구조 MOS트랜지스터(T2)가 제4도에 더미셀(DMC1)에 대응되는 것으로 되므로, 이 2층게이트구조 MOS트랜지스터(T2)의 부유게이트에는 전자를 주입시키지 않고서 데이터 ＂1＂을 기억시킨 상태로 설정하고 있으며, 또 워드선 (WL1)에 접속된 메모리셀(MC2)도 상기 메모리셀(MC1)과 마찬가지로 구성된다.
이상과 같이 1셀과 2트랜지스터구성으로 하게 되면, 접속점(N1)에 부가되는 용량과 접속점(N3)에 부가되는 용량을 완전히 동일하게 할 수 있기 때문에, 제4도에 도시된 데이터독출회로의 구성보다도 독출시에서 감지입력신호(Sin)의 전위변화가 더 안정하게 되므로 흔들림이 억제될 수 있게 된다. 또 P형 MOS트랜지스터(Q51,Q52)의 칫수를 2층게이트구조 MOS트랜지스터(T1,T2)의 칫수와 거의 동등하게 할 수 있고, 더욱이 접속점(N1,N3)사이에 선충전신호(
Figure kpo00015
)에 의해 제어되는 N형 MOS트랜지스터(Q24)를 접속해주고 있음에 따라 접속점(N1,N3)은 N형 MOS트랜지스터(Q24)에 의해 등화되고, 또 등화속도도 빨라지게 된다. 또한, 상기 실시예에서는 주변회로를 CMOS회로에 의해 구성된 경우에 대해 설명했지만, 마찬가지로 해서 N형 MOS트랜지스터회로에 의해 주변회로를 구성할 수도 있다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명의 불휘발성 반도체 기억장치에 의하면, 감지입력신호의 흔들림을 억제할 수 있어 데이터를 고속으로 독출할 수 있게 된다.

Claims (5)

  1. 비트선(BL1~BLn)과, 이 비트선(BL1~BLn)을 충전시키는 제1부하회로(Q21, Q22), 상기 비트선 (BL1~BLn)에 접속되는 불휘발성 메모리셀(MC11~MCmn), 상기 비트선(BL1~BLn)과 접속점(N2)사이에 접속되어 게이트에 소정치의 바이어스전압이 인가되는 제1전송게이트트랜지스터(Q23), 상기 제1접속점(N2)을 충전시키는 제2부하회로(Q51), 더미비트선(DBL), 이 더미비트선(DBL)을 충전시키는 제3부하회로(Q41, Q42), 상기 더미비트선(DBL)에 접속되는 더미셀(DMC1~m), 상기 더미비트선(DBL)과 제2접속점(N4)사이에 접속되어 게이트에 소정치의 바이어스전압이 인가되는 제2전송게이트트랜지스터(Q43), 상기 제2부하회로(Q51)보다도 전류공급능력이 높게 설정되어 상기 제2접속점(N4)을 충전시키는 제4부하회로(Q52), 기억되어 있는 데이터의 비독출기간 동안에 상기 제1접속점(N2)과 제2접속점(N4)의 전위를 평형화하는 평형화회로(Q53) 및, 데이터독출시 상기 제1접속점(N2)과 상기 제2접속점의 (N4)의 전위를 비교하여 그 차이에 따라 독출출력을 출력시키는 감지증폭기(60)를 구비하여 구성되면서, 상기 더미비트선(DBL)에는 상기 비트선(BL1~BLn)에 부가되어져 있는 용량과 실질적으로 동일값의 용량이 부가되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 제1항에 있어서, 외부로부터 공급되는 어드레스신호의 변화를 검지하는 검출회로(10a)와, 이 검지회로(10a)로부터의 출력에 응답해서 소정펄스폭의 펄스신호를 발생시키는 펄스발생회로(10b,10c)가 구비되어, 그 펄스신호가 상기 데이터의 비독출기간을 설정하는 신호로 사용되도록 된 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 제1항에 있어서, 상기 비트선(BL1~BLn)에 복수의 불휘발성 메모리셀(MC11~MCmn)이 접속되고, 상기 더미비트선(DBL)에는 상기 불휘발성 메모리셀과 같은 수의 더미셀(DMC1~m)이 접속되어, 그 중 1개의 더미셀이 독출시에 더미비트선(DBL)의 전위를 저하시키도록 된 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 제1항에 있어서, 상기 불휘발성 메모리셀(MC11~MCmn)과 상기 더미셀(DMC1~m)로 이루어진 1쌍의 불휘발성 트랜지스터로 1개의 기억소자가 구성되면서, 이들 2개의 트랜지스터의 제어게이트가 동일한 워드선에 공통으로 접속되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 제1항에 있어서, 상기 더미비트선(DBL)에는 상기 비트선(BL1~BLn)에 접속되어진 메모리셀(MC11~MCmn)군에 따른 용량과 거의 같은 용량을 부여하는 더미셀(DMC1~DMCm)이 접속되면서, 각 비트선(BL1~BLn)에는 직렬로 열선택용 트랜지스터(Q11~Q1n)가 접속됨과 더불어, 상기 더미비트선(DBL)에는 제2더미비트선(DBL')이 병렬로 접속되면서, 이 제2더미비트선(DBL')에는 상기 열선택용 트랜지스터(Q11~Q1n)에 대응하는 용량을 부여해주는 제2더미셀(DMC'1~DMC'm)군이 접속된 것을 특징으로 하는 불휘발성 반도체기억장치.
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