JPH023191A - 不揮発性メモリ回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルとして不揮発性トランジスタを使
用した不揮発性メモリ回路装置に関する。

（従来の技術） 最近の不揮発性メモリ回路装置では、データの読み出し
時にメモリセルのドレインに電源電圧をそのまま供給す
るとメモリセルが破壊されたり、誤書込みが発生する恐
れがある。このため、この種のメモリ回路ではデータの
読み出し時にメモリセルのドレイン電圧を低く抑えるこ
とが必要−であり、かつその場合にも読み出し時の信頼
性は確保する必要がある。

第８図は従来の不揮発性メモリ回路装置の構成を示す回
路図である。なお、説明を明確化するために書き込み回
路等は省略している。正極性の電源電位ＶＣＣとノード
Ａとの間には電位ＶＣＣよりも低い電位を出力する中間
電位出力回路３０が設けられている。また、上記ノード
Ａには複数の列選択用トランジスタ３１の一端が共通に
接続されており、これらトランジスタ３１それぞれの他
端にはビット線３２が接続されている。これらビット線
３２と交差するように複数のワード線３３が設けられて
おり、各ビット線とワード線とが交差する位置には不揮
発性トランジスタからなるメモリセル３４が配置されて
いる。そして、各メモリセルのドレインは対応するビッ
ト線３２に、ゲートは対応するワード線３３にそれぞれ
接続され、すべてのメモリセルのソースはアース電位Ｖ
ＳＳに接続されている。

また、上記ノードＡにはアナログ回路によって構成され
た電圧コンパレータからなるセンスアンプ３５が接続さ
れている。このセンスアンプ３５には上記中間電位出力
回路３０の出力電位よりもわずかに低い電位が基準電位
Ｖ　ｒｅｌ’として供給されており、センスアンプ３５
は上記ノードＡの電位をこの基準電位Ｖ　ｒｅｒと比較
することによってデータＤｏｕｔを出力する。

このような構成でなるメモリ回路では、中間電位出力回
路３０によりノードＡの電位が常に電源電位Ｖ。Ｃより
も低い電位にされる。このため、データの読み出し時に
選択されたメモリセルのドレインにはこの低い電位が印
加され、上記したようなメモリセルの破壊や誤書込みの
発生が防止される。

しかし、中間電位出力回路３０を設けたことによってノ
ードＡの電位振幅が制限され、センスアンプ３５として
アナログ回路による複雑な構成の電圧コンパレータ型の
ものを使用する必要がある。このようなセンスアンプは
電源マージンが低く、低電圧で駆動させることが困難で
あり、かつ消費電流が多いという問題がある。

また、データの読み出し時に選択されたメモリセル３４
がオンする場合に、電源電位ＶＣＣとアース電位ＶＳＳ
との間に直流貫通電流が流れるので消費電流はさらに多
くなる。さらに、中間電位出力回路３０では大きな電流
容量が必要となり、その回路構成が複雑になるという問
題もある。

（発明が解決しようとする課題） このように従来の不揮発性メモリ回路装置では、メモリ
セルの破壊防止、誤書込み防止のためにセンスアンプで
検出すべき電位そのものを低くしているため、低電圧で
駆動できない、消費電流が多い、等の欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、読み出し時の信頼性を低下させるこ
となく、低電圧で駆動できかつ消費電流が少ない不揮発
性メモリ回路装置を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の不揮発性メモリ回路装置は、不揮発性トラン
ジスタからなる複数のメモリセルが設けられたメモリセ
ルアレイと、上；己メモリセルのドレインが接続された
複数の列線と、各一端が上記複数の各列線とそれぞれ接
続され、他端が第１のノードに共通接続された複数の列
選択用トランジスタと、第１の電位と上記第１のノード
との間に挿入された第１極性のプリチャージ用トランジ
スタと、上二己メモリセルのソースと第２の電位との間
に挿入された第２極性のディスチャージ用トランジスタ
と、アドレス入力に応じて上紀曳数の列選択用トランジ
スタのゲートに上記第１の電位よりも低い電位を選択的
に供給する電位供給手段と、上記第１のノードに接続さ
れたセンスアンプとから構成される。

（作用） この発明による不揮発性メモリ回路装置では、列選択用
トランジスタのゲートに電源電位よりも低い電位を印加
することによってメモリセルのドレイン電位を低く抑え
るようにしている。列選択用トランジスタにゲート電位
を供給する電位供給回路は、列選択用トランジスタのゲ
ート容量を充電すればよく、この電位供給回路の電流容
量を少な（でき、構成が簡単になる。

さらにこの発明ではセンスアンプが接続された第１のノ
ードをプリチャージ用トランジスタで電源電位にプリチ
ャージし、メモリセルの選択時には各メモリセルのソー
スをディスチャージ用トランジスタでディスチャージす
るようにしているので、直流貫通電流は発生せず、消費
電流の低減化を図ることができる。しかも、センスアン
プが接続された第１のノードは電源電位である第１の電
位までプリチャージされるので、第１のノードの電位振
幅が十分に大きくなり、この第１の）１−ドに接続され
るセンスアンプを論理ゲート回路を用いて構成すること
ができる。このため、センスアンプにおける電源マージ
ンの向上並びに消費電流の低減化を図ることができる。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明に係る不揮発性メモリ回路装置の構成
を示す回路図である。なお、この場合にも説明を明確化
するために書き込み回路等は省略している。正極性の電
源電位ＶＣＣとデータ検出ノードであるノードＡとの間
にはＰチャネルＭＯ３）ランジスタからなるプリチャー
ジ用トランジスタ１が挿入されている。このトランジス
タ１のゲートにはプリチャージ信号Ｐ「がＯ（給される
。上二己ノードＡ１こはＮチャネルＭＯＳトランジスタ
からなる複数の列選択用トランジスタ２の一端が共通に
接続されている。これら各列選択用トランジスタ２それ
ぞれの他端にはビット線３が接続されている。これらビ
ット線３と交差するように複数のワード線４が設けられ
ている。これら複数のワード線４は行アドレスが供給さ
れる行デコーダ５の出力で選択的に駆動される。上記各
ビット線３と各ワード線４とが交差する位置にはそれぞ
れ浮遊ゲート構造を持つ不揮発性トランジスタからなる
メモリセル６が配置されている。そして、各メモリセル
のドレインは対応するビット１９１３に、ゲートは対応
するワード線４にそれぞれ接続されている。上工己すべ
てのメモリセル６のソースはＮチャネルＭＯ５）ランジ
スタからなるディスチャージ用トランジスタ７のドレイ
ンに接続されている。このディスチャージ用トランジス
タ７のソースはアース電位ＶＳＳに接続されている。

８は電Ｍ電位ＶＣＣよりも低くアース電位ＶＳＳよりも
高い一定電位ＶＯＯを発生する中間Ｔｌ１ｉ位発生回路
である。ここで発生された電位ｖＤＤは、列アドレスが
供給される列デコーダ９に供給される。この列デコーダ
９は列アドレスに基づいて上記電位ｖＤＤを上記列選択
用トランジスタ２のゲートに選択的に出力する。

上記ノードＡにはセンスアンプＩＯが接続されている。

このセンスアンプ１０は２個のＣＭＯＳ型のＮＯＲゲー
ト回路１１．１２の入出力間を交差接続してなるフリッ
プフロップで構成されており、一方のＮＯＲゲート回路
１１には上記ノードＡの電位が、他方のＮＯＲゲート回
路１２には比較電位発生回路１３から出力される比較電
位Ｖ　ｒｅｆがそれぞれ供給される。

上記比較電位発生回路１３は、上記列選択用トランジス
タ２と等価なトランジスタで構成され、メモリセル選択
時に上記一定電位ＶＤＤと等しい値の電位がゲートに供
給されるトランジスタ１４、上記プリチャージ用トラン
ジスタ１と等価なトランジスタで構成され、ゲートに上
記プリチャージ信号Ｐｒが供給されるトランジスタ１５
、上記メモリセル６と同様の不揮発性トランジスタから
なりソース、ドレイン間電流がメモリセル６の約半分と
なるように設定されたダミーセル１６及びこのダミーセ
ル１６とアース電位ＶＳＳとの間に挿入され、上記ディ
スチャージ用トランジスタ１と等価なトランジスタで構
成され、ゲートに上記プリチャージ信号Ｐｒが供給され
るトランジスタ１７とから構成されている。

次に、このような構成でなるメモリ回路におけるデータ
読み出し動作について、第３図のタイミングチャートを
参照して説明する。まず、読み出し制御信号Ｒｄが′Ｈ
”レベルの状態において、プリチャージ信号Ｐｒが“Ｌ
″レベルなり、プリチャージ用トランジスタ１がオン状
態になる。

これによりノードＡは電源電位ＶＣＣまでプリチャージ
される（プリチャージ期間Ｔｐ）。このとき、ディスチ
ャージ用トランジスタ７はオフ状態になり、電源電位Ｖ
ＣＣとアース電位ＶＳＳとの間には直流貫通電流は流れ
ない。一方、比較電位発生回路１３内でもトランジスタ
１５がオン状態、トランジスタ１７がオフ状態になり、
センスアンプ１０に接続されたノードＢは電源電位ＶＣ
Ｃまでプリチャージされる。この場合、ノードＡ、Ｂが
共にＶＣＣレベル、すなわち″′Ｈ″レベルになるため
、センスアンプ１０の出力データＤｏｕｔは“Ｌ”レベ
ルになる。

次に、列及び行アドレスＡＤＤが列デコーダ９及び行デ
コーダ５に供給され、プリチャージ信号Ｐ「がＬ”レベ
ルから″Ｈ２レベルに変化する。

プリチャージ信号Ｐｒが“Ｈ°レベルに変化することに
よってトランジスタ７がオン状態になり、データが読出
される期間になる（ディスチャージ期間Ｔｄ）。まず、
トランジスタ７がオンすることによって各メモリセル６
のソースがアース電位に設定される。また、列アドレス
に応じていずれか１個の列選択用トランジスタ２が列デ
コーダ９で選択され、選択されたトランジスタ２のゲー
トに中間電位発生回路８からの一定電位ｖＤＤが印加さ
れる。これにより、列選択用トランジスタ２がオンする
が、そのゲート電位は電源電位ＶＣＣよりも低い値であ
るため、この列選択用トランジスタ２に接続されたビッ
ト線３′には電源電位ＶＣＣよりも低い電位が出力され
る。一方、行アドレスに応じていずれか１本のワード線
４が行デコーダ５により選択される。これにより、選択
されたワード線４に接続されているメモリセル６のゲー
トに“Ｈ＃レベルの駆動信号が印加される。

これにより、電源電位ＶＣＣよりも低い電位が出力され
ているビット線と、選択ワード線との交差位置に配置さ
れたメモリセルが選択される。いま、この選択メモリセ
ルの閾値電圧が低い状態でプログラムされているならば
、このメモリセルはオン状態となり、ビット線３及びノ
ードＡはアース電位ＶＳＳにディスチャージされる。選
択メモリセルの閾値電圧が高い状態でプログラムされて
いるならば、このメモリセルはオフ状態となり、ビット
線３及びノードＡはディスチャージされない。

一方、比較電位発生回路１３内では、プリチャージ信号
Ｐｒが“Ｈ”レベルに変化することによってトランジス
タＩ７がオン状態になり、かつ列選択用トランジスタ２
のいずれか１つが選択されるときに、同時にトランジス
タ１４のゲートに中間電位ｖＤＤが供給される。これに
よりノードＢの電位はＶＣＣからディスチャージされる
。ここで、いま、上記選択されたメモリセル６の閾値電
圧が低く、ノードＡの電位がディスチャージされる場合
、比較電位発生回路１３のダミーセル１６のソース、ド
レイン間電流がメモリセル６の約半分となるように設定
されているため、ノードＡの電位の方がノ−ドＢの電位
よりも速＜Ｖｓｓに近づき、センスアンプ１０の出力デ
ータＤ　ｏｕｔは′Ｌ”レベルから“Ｈ”レベルに反転
する。選択されたメモリセル６の閾値電圧が高い場合、
ノードＡの電位はディスチャージされず、ノードＢの電
位がディスチャージされるため、センスアンプ１０の出
力データＤ　ｏｕｔは元の“Ｌ”レベルのまま変化しな
い。このようにして選択メモリセルからデータ読み出し
が行われる。

ここで、各ビット線３には電源電位ＶＣＣよりも低い電
位が印加されるため、従来と同様にメモリセルの破壊や
誤書込みを防止することができる。

また、データの読み出し期間にはトランジスタ１により
第１のノードＡを電源電位にプリチャージし、その後、
トランジスタ７により各メモリセル６のソースをアース
電位にディスチャージするようにしており、電源電位と
アース電位との間には直流貫通電流が発生しない。この
ため、消費電流を削減することができる。

さらに、電源電位よりも低い電位を発生する中間電位発
生回路８では、列選択用トランジスタ２のゲートを駆動
するだけでよいので、電流容量が少なくてよく、消費電
流の低減と構成の簡単化を図ることができる。

しかも、ノードＡの電位は電源電位Ｖ。Ｃとアース電位
ＶＳＳとの間で変化するため、センスアンプ１０として
図示のようなＮＯＲゲート回路１１．１２からなる論理
ゲート回路を用いた簡単な構成のものを使用することが
でき、消費電流も少なくできる。しかも、このＮＯＲゲ
ート回路１１．１２としてＣＭＯＳ構成のものを使用す
れば、消費電流はより少なくなる。このようにフリップ
フロップ方式で構成される論理回路は、広い電圧範囲に
おいて安定した回路動作が得られ、低消費電力及び低電
圧駆動等の利点がある。

第２図はこの発明の不揮発性メモリ回路装置の他の実施
例の構成を示す回路図である。この実施例回路では、複
数の列選択用トランジスタ２の共通接続端であるノード
Ａと一端が第１の電位に接続されたプリチャージ用トラ
ンジスタ１の他端との間に、ゲートに中間電位ｖＤＤが
供給されるレベルダウン用トランジスタ１８を挿入して
、列選択用トランジスタ２を介して選択的にビット線３
を第１の電位である電源電位ＶＣＣよりも低い電位を供
給するように構成したものである。これに伴い、比較電
位発生回路１３には、前記ダミーセル１６とトランジス
タ１４との間に、ゲートに電源電位Ｖｃｃが供給され、
上記列選択用トランジスタ２と等価になるようなトラン
ジスタ１９が挿入される。

そして、センスアンプ１０内のＮＯＲゲート回路１１に
は上記プリチャージ用トランジスタ１とレベルダウン用
トランジスタ１８との接続ノードＣの電位が供給される
ように構成されている。

上記第２図の実施例装置におけるデータ読み出し動作は
前記第３図のタイミングチャートと同様である。また、
この第２図の実施例装置よれば、さらに集積度の面で優
れている。１なわち、第１図の実施例装置では中間電位
ＶＤＤを列デコーダ９に供給するようにしている。この
ため、列デコーダ９内において、列選択用トランジスタ
２の各ゲートに第１の電位である電源電位ＶＣＣよりも
低い電位を供給すべく、ＣＭＯ３回路等からなるバッフ
ァ（図示せず）を各々設置する必要があり、パターン面
積が増大する傾向にある。上記第２図の実施例では複数
子の列選択用トランジスタに対して１個のレベルダウン
用トランジスタ１８を設ければよいため、上記のように
多くのバッファを設けるときに比べてパターン面積の増
大はわずかである。

また、列デコーダの持つ容量及び抵抗は大容量になるに
つれ増大するため、上記バッファ等の遅延要素となる回
路が少しでも減少する分、動作上の信゛頼性も向上する
という利点がある。

第４図及び第５図及び第６図はそれぞれ上記各実施例回
路で使用される中間電位発生回路８の具体的な構成を示
す回路図である。

第４図回路では電源電位Ｖｃｃとアース電位ＶＳＳとの
間にＰチャネルＭＯＳトランジスタからなるスイッチ用
トランジスタ２０と２個の抵抗２１゜２２とを直列接続
し、スイッチ用トランジスタ２０ヲデータ読み出し時に
“Ｌ″レベルされる信号、例えば読み出し制御信号Ｒｄ
の逆相信号Ｒｄで導通制御するようにしたものである。

この回路では、データ統御み出し期間以外にはトランジ
スタ２０がオフ状態となり、電流は消費されない。他方
、データ読み出し期間にはトランジスタ２０がオンし、
２個の抵抗２１．２２により抵抗分割されたＶＣＣより
も低い電位ＶＤＤが出力される。

第５図回路では電源電位ＶＣＣとアース電位ＶＳＳとの
間にＰチャネルＭＯＳトランジスタからなるスイッチ用
トランジスタ２３と複数個のＰチャネルＭＯ３）ランジ
スタ２４を直列接続し、スイッチ用トランジスタ２３を
上記信号Ｒｄで導通制御するようにしたものである。こ
の回路でも、データ読み出し期間以外にはトランジスタ
２３がオフ状態となり、電流は消費されない。また、デ
ータ読み出し期間にはトランジスタ２３がオンし、スイ
ッチ用トランジスタ２３及び複数個のトランジスタ２４
で抵抗分割されたＶＣＣよりも低い電位ＶＯＯが出力さ
れる。

第６図回路では、電ｇ電位ｖｃｃとアース電位ＶＳＳと
の間にＰチャネルＭＯ５）ランジスタからなるスイッチ
用トランジスタ２５とデプレッション型のＮチャネルＭ
ＯＳトランジスタ２６及びインドリニジツク型（閾値が
ほぼＯＶ）のＮチャネルＭＯ３）ランジスタ２７が直列
接続され、出力ノードＤとして上記トランジスタ２６．
２７の互いのゲート及び一端を共通接続して構成されて
おり、上記スイッチ用トランジスタ２５を上記信号Ｒｄ
で導通制御するようにしたものである。この回路でも、
データ読み出しＪｔＡ間以外にはトランジスタ２５がオ
フ状態となり、電流は消費されない。また、データ読み
出し期間には、トランジスタ２５がオンし、スイッチ用
トランジスタ２５のドレイン電圧が上記トランジスタ２
６．２７のオン抵抗で分割されたＶＣＣよりも低い電圧
ｖＤＤがノードＤに出力される。この構成によれば、上
記トランジスタ２６゜２７の各ゲートとノードＤは短絡
されているので、電源電位ＶＣＣがある程度変動しても
常に一定の中間電位が出力される。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、各メモリセルのソースをディスチャージ用トランジス
タ７に共通接続し、このディスチャージ用トランジスタ
７をすべてのメモリセルで共用してもよいし、または、
第７図の回路図に示すように各メモリセル６毎に独立し
たディスチャージ用トランジスタ７を設けるようにして
もよい。さらに、中間電位発生回路８やセンスアンプ１
０等も図示の構成に限定されるものではなく、種々の回
路構成のものを使用することができる。

〔発明の効果コ 以上詳述したようにこの発明によれば、読み出し時の信
頼性を低下させることなく回路の簡素化を実現し、低消
費電力でしかも低電圧で駆動する不揮発性メモリ回路装
置を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る不揮発性メモリ回路装置の構成
を示す回路図、第２図はこの発明に係る不揮発性メモリ
回路装置の他の実施例の構成を示す回路図、第３図は第
１図及び第２図の回路の動作を説明するためのタイミン
グチャート、第４図ないし第７図はそれぞれ第１図及び
第２図の回路内の一部の構成を示す回路図、第８図は従
来の不揮発性メモリ回路装置の構成を示す回路図である
。 １・・・プリチャージ用トランジスタ、２・・・列選択
用トランジスタ、３・・・ビット線、４・・・ワード線
、５・・・行デコーダ、６．１８・・・メモリセル、７
・・・ディスチャージ用トランジスタ、８・・・中間電
位発生回路、９・・・列デコーダ、１０・・・センスア
ンプ、ＩＩ。 １２・・・ＮＯＲゲート、１３・・・比較電位発生回路
、１４゜１７・・・ＮチャネルＭＯ８）ランジスタ、１
５・・・ＰチャネルＭＯＳトランジスタ。１８・・・レ
ベルダウン用トランジスタ。 出願人代理人　　弁理士　鈴江武彦 第 図 第 図

Claims (4)

【特許請求の範囲】
1. （１）不揮発性トランジスタからなる複数のメモリセル
   が設けられたメモリセルアレイと、 上記メモリセルのドレインが接続された複数の列線と、 各一端が上記複数の各列線とそれぞれ接続され他端が第
   １のノードに共通接続された複数の列選択用トランジス
   タと、 第１の電位と上記第１のノードとの間に挿入された第１
   極性のプリチャージ用トランジスタと、上記メモリセル
   のソースと第２の電位との間に挿入された第２極性のデ
   ィスチャージ用トランジスタと、 アドレス入力に応じて上記複数の列選択用トランジスタ
   のゲートに上記第１の電位よりも低い電位を選択的に供
   給する電位供給手段と、 上記第１のノードに接続されたセンスアンプとを具備し
   たことを特徴とする不揮発性メモリ回路装置。
2. （２）前記センスアンプは、前記第１のノードの電位を
   比較電位と比較するＣＭＯＳ論理ゲート回路からなるフ
   リップフロップで構成されている請求項１記載の不揮発
   性メモリ回路装置。
3. （３）不揮発性トランジスタからなる複数のメモリセル
   が設けられたメモリセルアレイと、 上記メモリセルのドレインが接続された複数の列線と、 各一端が上記複数の各列線とそれぞれ接続され、他端が
   第１のノードに共通接続された複数の列選択用トランジ
   スタと、 第１の電位と第２のノードとの間に挿入された第１極性
   のプリチャージ用トランジスタと、上記メモリセルのソ
   ースと第２の電位との間に挿入された第２極性のディス
   チャージ用トランジスタと、 上記第１のノードと第２のノードとの間に挿入され、上
   記メモリセルからの読み出し時にゲートに上記第１の電
   位よりも低い電位が供給される第２極性のレベルダウン
   用トランジスタと、 上記第２のノードに接続されたセンスアンプとを具備し
   たことを特徴とする不揮発性メモリ回路装置。
4. （４）前記センスアンプは、前記第２のノードの電位を
   比較電位と比較するＣＭＯＳ論理ゲート回路からなるフ
   リップフロップで構成されている請求項３記載の不揮発
   性メモリ回路装置。