JPS586591A - 読み出し専用半導体記憶回路 - Google Patents
読み出し専用半導体記憶回路Info
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- JPS586591A JPS586591A JP56104157A JP10415781A JPS586591A JP S586591 A JPS586591 A JP S586591A JP 56104157 A JP56104157 A JP 56104157A JP 10415781 A JP10415781 A JP 10415781A JP S586591 A JPS586591 A JP S586591A
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- JP
- Japan
- Prior art keywords
- memory
- read
- circuit
- memory cell
- potential
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶回路に関するものであり。
ダミーセルとセンス回路を用いた高速低消費実力の新規
なリードオンリメモリ回路を提供するものである。
なリードオンリメモリ回路を提供するものである。
従来の半導体マスクリードオンリメモリでは１つの絶縁
ゲート型電界効果トランジス！によって３、、、。
ゲート型電界効果トランジス！によって３、、、。
構成される１トランジスタ型メモリセルが用いられ、こ
のトランジスタと負荷のトランジスタを直列に接続し１
両トランジスタの相互コンダクタンスの比を利用してメ
モリセルの情報を読み出す方式が用いられてきた。しか
し、このような方式に ′よれば、メモリセルのトラン
ジスタおよび負荷のトランジスタの相互コンダクタンス
を大きくして′ アクセス時間を短縮すると、必然的
に消費電力が大きくなるという欠点があった。
のトランジスタと負荷のトランジスタを直列に接続し１
両トランジスタの相互コンダクタンスの比を利用してメ
モリセルの情報を読み出す方式が用いられてきた。しか
し、このような方式に ′よれば、メモリセルのトラン
ジスタおよび負荷のトランジスタの相互コンダクタンス
を大きくして′ アクセス時間を短縮すると、必然的
に消費電力が大きくなるという欠点があった。
本発明は上記従来の欠点を除去するもので、ダミーセル
および微少な電位差を増幅する高感度センス回路を用い
、かつ負荷のトランジスタを必要としない回路構成にし
てアクセス時間が短かく、かつ消費電力−の少ない半導
体リードオンリメ％ Ｉ７を提供しようとするものであ
る。
および微少な電位差を増幅する高感度センス回路を用い
、かつ負荷のトランジスタを必要としない回路構成にし
てアクセス時間が短かく、かつ消費電力−の少ない半導
体リードオンリメ％ Ｉ７を提供しようとするものであ
る。
以下図面に従りて本発明の詳細な説明する。第１図は従
来の代表的な半導体マスクリードオンリメモリを示す図
であり、１，２．３は負荷のデプレッション型ＭＩＤ）
ランジスタ、４，７，９゜１２はメモリセルの工／ハン
スメント型ＭＩＤ）ランジスタ（以下単にトランジスタ
と記す）、６゜６．８．１０．１１は前記メモリセルと
反対の情報すなわち前記メモリセルの情報が”０”なら
ば１”を、前記メモリセルの情報が“１”ならば１０”
を保持するメモリセルであＶ、こ扛らのメモリセル中に
はトランジスタは存在しない。１３゜１４．１５は電圧
源である。１７は列選択手段。
来の代表的な半導体マスクリードオンリメモリを示す図
であり、１，２．３は負荷のデプレッション型ＭＩＤ）
ランジスタ、４，７，９゜１２はメモリセルの工／ハン
スメント型ＭＩＤ）ランジスタ（以下単にトランジスタ
と記す）、６゜６．８．１０．１１は前記メモリセルと
反対の情報すなわち前記メモリセルの情報が”０”なら
ば１”を、前記メモリセルの情報が“１”ならば１０”
を保持するメモリセルであＶ、こ扛らのメモリセル中に
はトランジスタは存在しない。１３゜１４．１５は電圧
源である。１７は列選択手段。
１６は行選択手段である。列１８，１９．２０はメモリ
セルのトランジスタのゲート電極に接続され、行２１，
２２．２３はメモリセルのトランジスタのドレイン電極
に接続されている。
セルのトランジスタのゲート電極に接続され、行２１，
２２．２３はメモリセルのトランジスタのドレイン電極
に接続されている。
この半導体マスクリードオンリメモリの動作は概略以下
のようである。列選択手段１７によって列１８，１９，
２０．・・・のうちの１つの列が選択される。たとえば
１列１９が選択されたとすると。
のようである。列選択手段１７によって列１８，１９，
２０．・・・のうちの１つの列が選択される。たとえば
１列１９が選択されたとすると。
メモリセルフ、８．９の情報がそれぞれ行２１゜２２．
２３ＦＣ読み出される。すなわち行２１はトランジスタ
７が導通するので負荷のトランジスタ１の相互コンダク
タンスとトランジスタ２０炬互コンダクタンスとの比で
決まる一定の低電位にな６ベー る。行２２はメモリセル８にトランジスタがないので負
荷のトランジスタ２によって一定の高電位になる。行２
ａはトランジスタ９が導通するため行２１を同様に一定
の低電位になる。これらの各行に読み出された情報のう
ち、必要な情報が行選択出段により選択されて半導体マ
スクリードオン第１図のような半導体マスクリードオン
リメモリではアクセス時間を短かくするために嬬列が選
択されてから行の電位が選択された列のメモリセルに保
持されてわる情報、すなわちトランジスタがあるかない
かによって決まる一定の低電位または高電位になるまで
の時間を短かくしなければならない。そのためには負荷
のトランジスタおよびメモリセルのトランジスタの相互
コンダクタンスを大きくしなければならない。しかし負
荷のトランジスタおよびメモリセルのトランジスタの相
互コンダクタンスを大きくすることは消費電力め増大を
招く。
２３ＦＣ読み出される。すなわち行２１はトランジスタ
７が導通するので負荷のトランジスタ１の相互コンダク
タンスとトランジスタ２０炬互コンダクタンスとの比で
決まる一定の低電位にな６ベー る。行２２はメモリセル８にトランジスタがないので負
荷のトランジスタ２によって一定の高電位になる。行２
ａはトランジスタ９が導通するため行２１を同様に一定
の低電位になる。これらの各行に読み出された情報のう
ち、必要な情報が行選択出段により選択されて半導体マ
スクリードオン第１図のような半導体マスクリードオン
リメモリではアクセス時間を短かくするために嬬列が選
択されてから行の電位が選択された列のメモリセルに保
持されてわる情報、すなわちトランジスタがあるかない
かによって決まる一定の低電位または高電位になるまで
の時間を短かくしなければならない。そのためには負荷
のトランジスタおよびメモリセルのトランジスタの相互
コンダクタンスを大きくしなければならない。しかし負
荷のトランジスタおよびメモリセルのトランジスタの相
互コンダクタンスを大きくすることは消費電力め増大を
招く。
第２図は上記従来の欠点を取り除く本発明による半導体
マスクリードオンリメモリの一実施を示す図である。図
中３１．３２．３３および４６゜４７．４８はダミーセ
ルのトランジスタ％３６゜３６．３７．３Ｂ 、４０．
４２はダミーセｌしのトランジスタよりも相互コンダク
タンスの大きいメモリセルのトランジスタ、３４，３９
，４１．４３゜４４．４５は前記メモリセルと反対の情
報を保持するトランジスタのないメモリセルである。こ
れらのメモリセルおよびダミーセルのトランジスタのド
レイン電極はビット線７ｓ、ｙｅｓ、７７゜７８．７９
．８０に接続され、ソース電極は接地されている。
マスクリードオンリメモリの一実施を示す図である。図
中３１．３２．３３および４６゜４７．４８はダミーセ
ルのトランジスタ％３６゜３６．３７．３Ｂ 、４０．
４２はダミーセｌしのトランジスタよりも相互コンダク
タンスの大きいメモリセルのトランジスタ、３４，３９
，４１．４３゜４４．４５は前記メモリセルと反対の情
報を保持するトランジスタのないメモリセルである。こ
れらのメモリセルおよびダミーセルのトランジスタのド
レイン電極はビット線７ｓ、ｙｅｓ、７７゜７８．７９
．８０に接続され、ソース電極は接地されている。
前記ビット線は図に示すようにセンス回路６４゜６５．
６６に接続され、プリチャージ回路６１゜６２．６３に
よって一定の電位にプリチャージされ、る。７３．７４
は情報の読み出し線であり１図に示すようにトランジス
タ４９．ｓｏ、５１．５２．・５３．６４を介して前記
ビット線に接続されて−る。トランジスタ４９〜６４の
ゲート電極６６゜５６．５７，６８，５９．６０には行
選択回路のべ、− 出力が印加され１選択された行のビット線と情報の読み
出し線とがトランジスタ４９〜６４ｉ介して接続される
。８１．８２は列選択回路であり、メモリセルのトラン
ジスタのゲート電極に接続されたワード線ａｓ、ｍｓ、
ｙｏ、ｙ１．・・・およびダミーセルのトランジスタの
ゲート電極に接続されたダミーワード線６７．７２を選
択する。これらの回路はセンスアンプを介して左右対称
となっている。
６６に接続され、プリチャージ回路６１゜６２．６３に
よって一定の電位にプリチャージされ、る。７３．７４
は情報の読み出し線であり１図に示すようにトランジス
タ４９．ｓｏ、５１．５２．・５３．６４を介して前記
ビット線に接続されて−る。トランジスタ４９〜６４の
ゲート電極６６゜５６．５７，６８，５９．６０には行
選択回路のべ、− 出力が印加され１選択された行のビット線と情報の読み
出し線とがトランジスタ４９〜６４ｉ介して接続される
。８１．８２は列選択回路であり、メモリセルのトラン
ジスタのゲート電極に接続されたワード線ａｓ、ｍｓ、
ｙｏ、ｙ１．・・・およびダミーセルのトランジスタの
ゲート電極に接続されたダミーワード線６７．７２を選
択する。これらの回路はセンスアンプを介して左右対称
となっている。
以下１図面に従って動作を詳細に説明する。プリチャー
ジ回路８１．６２．６３によってビット線フ５，７６．
７７．７８，７９．８０が一定の電位にあらかじめプリ
チャージされる。列選択回路８１．８２によってワード
線６８ 、６９ 、 Ｔｏ。
ジ回路８１．６２．６３によってビット線フ５，７６．
７７．７８，７９．８０が一定の電位にあらかじめプリ
チャージされる。列選択回路８１．８２によってワード
線６８ 、６９ 、 Ｔｏ。
７１、・・・の１つが選択される。たとえば、ワード線
６９が選択されたとすると、同時にセンスアンプを介し
て反対側のダミーワード１ｗ７２が選択される。従って
トランジスタ３７ ’、 ３８および４６゜４７．４８
がオンになる。なお、ダミーセルのトランジスタはその
相互コンダクタンスがメモリセルのトランジスタの相互
コンダクタンスの約半分程度に選定されている。従って
、ビット線７８゜７９の電位がビット線７５．７６．７
７め電位に比べて約２倍の速さで下降する。ビット線８
０の電位はプリチャージ状態のままで変化しな−０その
結果、列選択回路に−よりて選択されたメモリセルにト
ランジスタがあるビット線７８ 、７９ではその電位が
反対側のビット線７５．７６の電位よりも低くなり１列
選択回路によって選択されたメモリセルにトランジスタ
がないビット線８０ではその電位が反対側のビット線７
７の電位よりも高ぐなる。これらの左右のビット線の電
位差をセンス回路６４，６５．６６によって増幅するが
。
６９が選択されたとすると、同時にセンスアンプを介し
て反対側のダミーワード１ｗ７２が選択される。従って
トランジスタ３７ ’、 ３８および４６゜４７．４８
がオンになる。なお、ダミーセルのトランジスタはその
相互コンダクタンスがメモリセルのトランジスタの相互
コンダクタンスの約半分程度に選定されている。従って
、ビット線７８゜７９の電位がビット線７５．７６．７
７め電位に比べて約２倍の速さで下降する。ビット線８
０の電位はプリチャージ状態のままで変化しな−０その
結果、列選択回路に−よりて選択されたメモリセルにト
ランジスタがあるビット線７８ 、７９ではその電位が
反対側のビット線７５．７６の電位よりも低くなり１列
選択回路によって選択されたメモリセルにトランジスタ
がないビット線８０ではその電位が反対側のビット線７
７の電位よりも高ぐなる。これらの左右のビット線の電
位差をセンス回路６４，６５．６６によって増幅するが
。
センス回路として高感度センス回路を利用すれば、トラ
ンジスタ３７．３８および４６ 、４７ 、４９がオン
になる期間はごく短時間で十分である。さらにセンス回
路をダイナミック回路によって構成すれば、センス回路
によって消費される電力は低電位側のビット線が放電し
て接地電位へと向かう際に流れる電流によるもののみと
なる。
ンジスタ３７．３８および４６ 、４７ 、４９がオン
になる期間はごく短時間で十分である。さらにセンス回
路をダイナミック回路によって構成すれば、センス回路
によって消費される電力は低電位側のビット線が放電し
て接地電位へと向かう際に流れる電流によるもののみと
なる。
９べ一；゛
本発明によるリードオンリメモリの消費電力は主として
、前記センス回路で消費される電力とビット線のプリチ
ャージによって消費される電力とンになったときに流れ
る電門は既に述べたようにトランジスタがオンになる期
間がごく短時間で返るため無視できる程度に小さい。従
って従来のり一ドオンリメモリのように電源から負荷の
トラン的に流れる電流が無く、従来のリードオンリメモ
゛すに比べてきわめて消費電力の小さなリードオン
リメモリとなる。センス回路によって増幅された前記左
右ビット線の電位は、トランジスタ４９〜６４のゲート
電極６６〜６０へ印加される行選択回路の出力によりて
選択され、一対の読み出し線７３．７４に読み出される
。
、前記センス回路で消費される電力とビット線のプリチ
ャージによって消費される電力とンになったときに流れ
る電門は既に述べたようにトランジスタがオンになる期
間がごく短時間で返るため無視できる程度に小さい。従
って従来のり一ドオンリメモリのように電源から負荷の
トラン的に流れる電流が無く、従来のリードオンリメモ
゛すに比べてきわめて消費電力の小さなリードオン
リメモリとなる。センス回路によって増幅された前記左
右ビット線の電位は、トランジスタ４９〜６４のゲート
電極６６〜６０へ印加される行選択回路の出力によりて
選択され、一対の読み出し線７３．７４に読み出される
。
たとえば、ビット線７９．７６が選択される場合につい
て考えると、トランジスタ４９，５０゜５１．５２，５
３．５４のうちでトランジスタ０ − スタ５０．５３のみがオンになり、読み出し線７３．７
４はトランジスタ５０．５３を介してビット線７９．７
６と接続される。
て考えると、トランジスタ４９，５０゜５１．５２，５
３．５４のうちでトランジスタ０ − スタ５０．５３のみがオンになり、読み出し線７３．７
４はトランジスタ５０．５３を介してビット線７９．７
６と接続される。
以上のようにして本発明によるリードオンリメモリの情
報が読み出される。従来のリードオンリメモリでは負荷
のトランジスタの相互コンダクタンスとメモリセルのト
ランジスタの相互コンダクタンスとの比を利用して情報
を読み出す方式をとって匹たため、負荷のトランジスタ
の相互コンダクタンスをメモリセルのトランジスタの相
互コンダクタンスに比べて小さくしなければならず、従
って読み出し線（第１図における行２１，２２゜２３）
が低電位から高電位になるのに要する時間が長く、それ
故にアクセス時間が長くなってい丸しかし本発明による
リードオンリメモリでは情報の読み出しに際して、全ビ
ット線をあらかじめプリチャージしておき、メモリセル
に保持されている情報に従ってこれらのビット線に微少
な電位変化を起こし、該微少電位変化をセンス回路によ
つるため上記欠点が無くアクセス時間が短かい。
報が読み出される。従来のリードオンリメモリでは負荷
のトランジスタの相互コンダクタンスとメモリセルのト
ランジスタの相互コンダクタンスとの比を利用して情報
を読み出す方式をとって匹たため、負荷のトランジスタ
の相互コンダクタンスをメモリセルのトランジスタの相
互コンダクタンスに比べて小さくしなければならず、従
って読み出し線（第１図における行２１，２２゜２３）
が低電位から高電位になるのに要する時間が長く、それ
故にアクセス時間が長くなってい丸しかし本発明による
リードオンリメモリでは情報の読み出しに際して、全ビ
ット線をあらかじめプリチャージしておき、メモリセル
に保持されている情報に従ってこれらのビット線に微少
な電位変化を起こし、該微少電位変化をセンス回路によ
つるため上記欠点が無くアクセス時間が短かい。
以上説明したように本発明による半導体マスクリードオ
ンリメモリはダミーセルとセンスアンプを利用し、主要
な回路を全てダイナミック回路として連続的に流れる電
流を無くすることによって。
ンリメモリはダミーセルとセンスアンプを利用し、主要
な回路を全てダイナミック回路として連続的に流れる電
流を無くすることによって。
高速でしかもきわめて消費電力の小さなリードオンリメ
モリとなる。
モリとなる。
第１図は従来のリードオンリメモリを示す回路図、第２
図は本発明の一実施例を示すメモリの回路図である。 ３１ ．３２，３３，４６，４７．４８・・・・・・ダ
ミーセル、３４，３５，３６．３７，３８，３９゜４Ｑ
、４１．４２，４３．４４．４５・・・・・・メモリセ
ル、６４，６５．８６・・・・−・センス回路、７３゜
７４・・・・・・読み出し線、８１．８２・・・・・・
列選択回路。
図は本発明の一実施例を示すメモリの回路図である。 ３１ ．３２，３３，４６，４７．４８・・・・・・ダ
ミーセル、３４，３５，３６．３７，３８，３９゜４Ｑ
、４１．４２，４３．４４．４５・・・・・・メモリセ
ル、６４，６５．８６・・・・−・センス回路、７３゜
７４・・・・・・読み出し線、８１．８２・・・・・・
列選択回路。
Claims (1)
- 【特許請求の範囲】 （１） メモリセルがＭＩＳ型トランジスタよりなる
メモリセルと、同ＭＩＳ型トランジスタのなめメモリセ
ルで構成され、ダミーセルが前記ＭＩＳ型トランジスタ
より相互コンダクタンスの小さｖｈＭＸｓ型トランジス
タで構成率れるとともに、センス回路に接続される１対
のビット線のそれぞれに前記メモリセルの複数個と１個
のダミーセルを接続し、ワード線およびダミーワード線
を前記メモリセルおよびダミーセ４１ｚに接続し。 さらに、前記ワード線の１本および同ワード線に接続さ
れるメモリセルが繋るビット線と対をなすビット線に繋
るダミーセルに接続されるワード線を同時に選択する列
選択回路部を設けてなＶ、同列選択回路によって選択さ
れる１対のビット線の異る電位変化に基く電位差を前記
センス回路を介して読み出すことを特徴とする読み出し
専用半導体記憶回路。 偉） １対のビット線をプリチャージするプリチャージ
回路が付加されて−ることを特徴とする特許請求の範囲
第１項に記載の読み出し専用半導体記憶回路。 （３）ダミーセル用ＭＩＳ型トランジスタの相互コンダ
クタンスがメモリセル用ＭＩＳ型トランジスタの相互コ
ンダクタイスの約千分に選定されていることを特徴とす
る特許請求の範囲第１項に記載の読み出し専用半導体記
憶回路。 （４） センス回路がダイナミック回路構成工あるこ
とを特徴とする特許請求の範囲第１項に記載の読み出し
専用半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104157A JPS586591A (ja) | 1981-07-02 | 1981-07-02 | 読み出し専用半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104157A JPS586591A (ja) | 1981-07-02 | 1981-07-02 | 読み出し専用半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586591A true JPS586591A (ja) | 1983-01-14 |
| JPH0357558B2 JPH0357558B2 (ja) | 1991-09-02 |
Family
ID=14373220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104157A Granted JPS586591A (ja) | 1981-07-02 | 1981-07-02 | 読み出し専用半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586591A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0175101A2 (en) * | 1984-09-17 | 1986-03-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPH0778489A (ja) * | 1993-09-08 | 1995-03-20 | Nec Corp | 記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536479U (ja) * | 1978-08-31 | 1980-03-08 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS523786A (en) * | 1975-06-28 | 1977-01-12 | Hoshi Kogyo Kk | Punching equipment |
-
1981
- 1981-07-02 JP JP56104157A patent/JPS586591A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536479U (ja) * | 1978-08-31 | 1980-03-08 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0175101A2 (en) * | 1984-09-17 | 1986-03-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPH0778489A (ja) * | 1993-09-08 | 1995-03-20 | Nec Corp | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0357558B2 (ja) | 1991-09-02 |
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