JPS6156651B2 - - Google Patents
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- Publication number
- JPS6156651B2 JPS6156651B2 JP56127457A JP12745781A JPS6156651B2 JP S6156651 B2 JPS6156651 B2 JP S6156651B2 JP 56127457 A JP56127457 A JP 56127457A JP 12745781 A JP12745781 A JP 12745781A JP S6156651 B2 JPS6156651 B2 JP S6156651B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- pulse
- bit group
- signal
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 13
- 238000009499 grossing Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はデジタル信号をアナログ信号に変換す
るデジタル／アナログ変換（以下Ｄ／Ａ変換）法
に関する。
るデジタル／アナログ変換（以下Ｄ／Ａ変換）法
に関する。
従来、Ｄ／Ａ変換法の一方法として、変換すべ
きデジタル信号をそのデータ値に対応するパルス
幅をもつパルス幅信号に変換後、平滑フイルタを
通すことによりアナログ信号に復調する方法が提
案されているが、この方法は回路に高精度部品を
使わないできわめて高い変換精度が得られるとい
う優れた利点をもつ反面、パルス幅信号のパルス
形成法が適切でないとデータ値に対応するパルス
幅の精度がいくら高くても高域周波数において歪
を発生すると共に、また変換するデジタル信号の
ビツト数が大きくなると変換速度が遅くなるとい
う欠点をもつている。
きデジタル信号をそのデータ値に対応するパルス
幅をもつパルス幅信号に変換後、平滑フイルタを
通すことによりアナログ信号に復調する方法が提
案されているが、この方法は回路に高精度部品を
使わないできわめて高い変換精度が得られるとい
う優れた利点をもつ反面、パルス幅信号のパルス
形成法が適切でないとデータ値に対応するパルス
幅の精度がいくら高くても高域周波数において歪
を発生すると共に、また変換するデジタル信号の
ビツト数が大きくなると変換速度が遅くなるとい
う欠点をもつている。
即ち、従来においてはデジタル信号をパルス幅
信号に変換する場合、パルス幅信号のパルス幅は
変換処理時間の開始時間からの時間幅で決定され
ていたため、パルス幅信号のパルス幅中心はデジ
タル信号のデータ値に応じて変換処理周期毎に変
化する。このため、フイルタを通して復調される
アナログ波形は原アナログ波形に比べ、レベルが
増加する部分では伸張、逆にレベルが減少する部
分では圧縮されて歪んだものとなり、特にこの歪
は高域周波数において顕著となる。
信号に変換する場合、パルス幅信号のパルス幅は
変換処理時間の開始時間からの時間幅で決定され
ていたため、パルス幅信号のパルス幅中心はデジ
タル信号のデータ値に応じて変換処理周期毎に変
化する。このため、フイルタを通して復調される
アナログ波形は原アナログ波形に比べ、レベルが
増加する部分では伸張、逆にレベルが減少する部
分では圧縮されて歪んだものとなり、特にこの歪
は高域周波数において顕著となる。
また、変換速度の問題については、処理するデ
ジタル信号を重みの大きい上位ビツト群と重みの
小さい下位ビツト群の組合せで形成し、それぞれ
上位ビツト群と下位ビツト群に二分割してそのデ
ータ値に対応するパルス幅をもつ上位パルス幅信
号及び下位パルス幅信号に変換後、さらに下位パ
ルス幅信号に上位ビツト群に対する下位ビツト群
の重みに相応する所定の減衰を与えた後両パルス
幅信号を合成することにより変換速度を早めるこ
とが考えられる。
ジタル信号を重みの大きい上位ビツト群と重みの
小さい下位ビツト群の組合せで形成し、それぞれ
上位ビツト群と下位ビツト群に二分割してそのデ
ータ値に対応するパルス幅をもつ上位パルス幅信
号及び下位パルス幅信号に変換後、さらに下位パ
ルス幅信号に上位ビツト群に対する下位ビツト群
の重みに相応する所定の減衰を与えた後両パルス
幅信号を合成することにより変換速度を早めるこ
とが考えられる。
なお、かかる上位ビツト群と下位ビツト群の組
合せによるＤ／Ａ及びＤ／Ａ変換については、本
出願人の出願に係る特願昭55−182447号（特開昭
57−106225号公報）「Ａ／Ｄ及びＤ／Ａ変換方
式」或いは特願昭56−031493号（特開昭57−
145430号公報）「積分型Ａ／Ｄ変換器」が参考と
されるものである。
合せによるＤ／Ａ及びＤ／Ａ変換については、本
出願人の出願に係る特願昭55−182447号（特開昭
57−106225号公報）「Ａ／Ｄ及びＤ／Ａ変換方
式」或いは特願昭56−031493号（特開昭57−
145430号公報）「積分型Ａ／Ｄ変換器」が参考と
されるものである。
然しながら、上位ビツト群と下位ビツト群から
成るデジタル信号においては、変換すべき信号の
レベルが増加又は減少する方向にある場合、下位
ビツト群から上位ビツト群への繰上り又は上位ビ
ツト群から下位ビツト群への繰下りが起こるが、
このとき繰上り又は繰下りにより増加又は減少す
る上位パルス幅信号のパルス幅の増加又は減少時
刻と、繰上り又は繰下りにより消滅又は発生する
下位パルス幅信号のパルスの中心との関係が適切
でないと雑音状の歪を発生する。上位ビツト群へ
の繰上りが起こる場合のこの歪の発生につき第１
図を用いて詳述すると、変換すべき信号のレベル
が増加方向にあつて上位ビツト群への繰上りが起
こると、第１図ａに示すごとく、上位パルス幅信
号ａにおいては両パルス端でそれぞれパルス面積
でＳaだけ増加し、また所定の減衰が与えられた
下位パルス幅信号ｂは消滅する。なお、実際には
パルス面積2Saは消滅した下位パルス幅信号ｂの
パルス面積2Sbよりも下位パルス幅信号の最小単
位に相当する面積だけ広いが簡単のため両面積が
等しいとして考える。繰上りが発生した時点にお
いては上位パルス幅信号ａと下位パルス幅信号ｂ
はそのままで、第１図ｂに示すごとく、パルス面
積Ｓaを与えるパルスa′と下位パルス幅信号ｂの
角パルスb′が発生したことになる。そこでフーリ
エ解析によりパルスa′とパルスb′の周波数特性を
求めると、第１図ｃに示すように、パルスa′とパ
ルスb′はそのパルス面積は等しいが、そのエネル
ギーはパルスa′の方が大きく、さらにエネルギー
差は高周波域において生じるものの、可聴域にお
いては両者のエネルギーは略等しいものであるこ
とが分かる。
成るデジタル信号においては、変換すべき信号の
レベルが増加又は減少する方向にある場合、下位
ビツト群から上位ビツト群への繰上り又は上位ビ
ツト群から下位ビツト群への繰下りが起こるが、
このとき繰上り又は繰下りにより増加又は減少す
る上位パルス幅信号のパルス幅の増加又は減少時
刻と、繰上り又は繰下りにより消滅又は発生する
下位パルス幅信号のパルスの中心との関係が適切
でないと雑音状の歪を発生する。上位ビツト群へ
の繰上りが起こる場合のこの歪の発生につき第１
図を用いて詳述すると、変換すべき信号のレベル
が増加方向にあつて上位ビツト群への繰上りが起
こると、第１図ａに示すごとく、上位パルス幅信
号ａにおいては両パルス端でそれぞれパルス面積
でＳaだけ増加し、また所定の減衰が与えられた
下位パルス幅信号ｂは消滅する。なお、実際には
パルス面積2Saは消滅した下位パルス幅信号ｂの
パルス面積2Sbよりも下位パルス幅信号の最小単
位に相当する面積だけ広いが簡単のため両面積が
等しいとして考える。繰上りが発生した時点にお
いては上位パルス幅信号ａと下位パルス幅信号ｂ
はそのままで、第１図ｂに示すごとく、パルス面
積Ｓaを与えるパルスa′と下位パルス幅信号ｂの
角パルスb′が発生したことになる。そこでフーリ
エ解析によりパルスa′とパルスb′の周波数特性を
求めると、第１図ｃに示すように、パルスa′とパ
ルスb′はそのパルス面積は等しいが、そのエネル
ギーはパルスa′の方が大きく、さらにエネルギー
差は高周波域において生じるものの、可聴域にお
いては両者のエネルギーは略等しいものであるこ
とが分かる。
従つて、パルスa′の発生時刻とパルスb′のパル
ス中心が一致していないと、完全に正負の相殺が
行なわれず、上述の二分割変換法では雑音状の歪
が発生することになるが、このことは下位ビツト
群への繰下りが起こるときも同様である。
ス中心が一致していないと、完全に正負の相殺が
行なわれず、上述の二分割変換法では雑音状の歪
が発生することになるが、このことは下位ビツト
群への繰下りが起こるときも同様である。
本発明は、かかるデジタル信号をパルス幅信号
に変換後アナログ信号に復調するＤ／Ａ変換法に
おける歪及び変換速度の問題を解決するものであ
り、以下その実施例をもつて詳述する。
に変換後アナログ信号に復調するＤ／Ａ変換法に
おける歪及び変換速度の問題を解決するものであ
り、以下その実施例をもつて詳述する。
第２図は本発明Ｄ／Ａ変換法を実現するＤ／Ａ
変換回路の一実施例のブロツク図を示すもので、
上位ビツト群が８ビツト、下位ビツト群が７ビツ
トの計15ビツトからなるデジタル信号をアナログ
信号に変換する例である。なお、図中の太線はデ
ジタル信号線の束を示す。図において、１は水晶
発振子を用いたクロツク発生器、また２は768×
（256×３）進カウンタ回路であり、このカウンタ
回路２がクロツク発生器１の出力するクロツクパ
ルスＣpを768個カウントする期間が一変換処理周
期に相当する。３及び４はとり込んだ上位ビツト
群８Ｂ及び下位ビツト群７Ｂのデジタル信号をそ
れぞれ記憶するためのラツチ回路、２５６−Ｎ，
Ｎ，６４ａ，６４ｂ，６４−M/2及びＭはそれぞ
れ所要のカウンタで構成されたカウンタ回路、ま
た５及び６は上位パルス幅信号及び下位パルス幅
信号を発生するセツトリセツトフリツプフロツプ
回路（以下SR−FF回路）をそれぞれ示す。
変換回路の一実施例のブロツク図を示すもので、
上位ビツト群が８ビツト、下位ビツト群が７ビツ
トの計15ビツトからなるデジタル信号をアナログ
信号に変換する例である。なお、図中の太線はデ
ジタル信号線の束を示す。図において、１は水晶
発振子を用いたクロツク発生器、また２は768×
（256×３）進カウンタ回路であり、このカウンタ
回路２がクロツク発生器１の出力するクロツクパ
ルスＣpを768個カウントする期間が一変換処理周
期に相当する。３及び４はとり込んだ上位ビツト
群８Ｂ及び下位ビツト群７Ｂのデジタル信号をそ
れぞれ記憶するためのラツチ回路、２５６−Ｎ，
Ｎ，６４ａ，６４ｂ，６４−M/2及びＭはそれぞ
れ所要のカウンタで構成されたカウンタ回路、ま
た５及び６は上位パルス幅信号及び下位パルス幅
信号を発生するセツトリセツトフリツプフロツプ
回路（以下SR−FF回路）をそれぞれ示す。
さらに７はSR−FF回路６の発生する下位パル
ス幅信号を上位ビツト群に対する下位ビツト群の
重みに応じてこの場合1/128に減衰する減衰回
路、８は上位パルス幅信号と減衰された下位パル
ス幅信号を合成するミキサー回路、また９はミキ
サー回路８の出力を平滑し出力端子１０にアナロ
グ信号を出力するフイルタ回路である。
ス幅信号を上位ビツト群に対する下位ビツト群の
重みに応じてこの場合1/128に減衰する減衰回
路、８は上位パルス幅信号と減衰された下位パル
ス幅信号を合成するミキサー回路、また９はミキ
サー回路８の出力を平滑し出力端子１０にアナロ
グ信号を出力するフイルタ回路である。
第３図はこのＤ／Ａ変換回路の動作を説明する
ためのタイムチヤートを示し、図においてクロツ
クパルスCpについて付した数字はパルス数を表
わすものであるが、以下の説明においてこのパル
ス数を時刻の表現に用いる。
ためのタイムチヤートを示し、図においてクロツ
クパルスCpについて付した数字はパルス数を表
わすものであるが、以下の説明においてこのパル
ス数を時刻の表現に用いる。
変換処理時間内の適当な時刻、実施例では時刻
767において上位ビツト群８Ｂ及び下位ビツト群
７Ｂのデジタル信号がそれぞれラツチ回路３及び
４に先ず分割してラツチされ、次の一変換処理周
期の開始時刻０でカウンタ回路２５６−Ｎが動作
を開始する。ここでＮ及びＭはそれぞれサンプリ
ングされた上位ビツト群８Ｂ及び下位ビツト群７
Ｂのデジタル信号を10進数で表わすデータ値とし
て定義され、それぞれ８ビツト及び７ビツトから
なる本実施例では０〜255及び０〜127の値をとる
ものである。いまラツチ回路３には10進数でＮ＝
100の上位ビツト群８Ｂが、またラツチ回路４に
は同様に10進数でＭ＝100の下位ビツト群７Ｂが
それぞれラツチされたとすると、カウンタ回路２
５６−ＮはクロツクパルスCpを256−100＝156パ
ルスカウントして即ち時刻156で動作を終了す
る。カウンタ回路２５６−Ｎの動作が終了する
と、カウンタ回路６４aと６４−M/2の動作が開
始され、カウンタ回路６４aはクロツクパルスCp
を64パルスカウントして即ち時刻156＋64＝220
で、またカウンタ回路６４−M/2はクロツクパル
スCpを64−100/2＝14パルスカウントして即ち時
刻156＋14＝170でそれぞれその動作を終了する。
SR−FF回路６はカウンタ回路６４−M/2の動作
が終了する時刻170でセツトされ、同時にこの時
刻170で動作を開始するカウンタ回路Ｍがクロツ
クパルスCpを100パルスカウントして即ち時刻
170＋100＝270でその動作を終了するとリセツト
されることにより下位パルス幅信号を発生する。
また、SR−FF回路５はカウンタ回路６４aの動
作が終了する時刻２２０でセツトされ、時刻384
におけるカウンタ回路１からの信号により動作を
開始するカウンタ回路ＮがクロツクパルスCpを
100パルスカウントしてその動作を終了する時刻
384＋100＝484で動作を開始するカウンタ回路６
４bがクロツクパルスCpを64パルスカウントして
時刻484＋64＝548でその動作を終了するとリセツ
トされることにより上位パルス幅信号を発生す
る。ここで、カウンタ回路Ｎの動作が終了する時
刻484でカウンタ回路６４−M/2が再びその動作
を開始し、前述と同様にクロツクパルスCpを14
パルスカウントして時刻484＋14＝498で動作を終
了するため、カウンタ回路Ｍが動作を開始すると
共に、SR−FF回路６は再び時刻498でセツトさ
れ、カウンタ回路Ｍが動作を終了する時刻498＋
100＝598でリセツトされることにより、下位パル
ス幅信号を再び発生する。
767において上位ビツト群８Ｂ及び下位ビツト群
７Ｂのデジタル信号がそれぞれラツチ回路３及び
４に先ず分割してラツチされ、次の一変換処理周
期の開始時刻０でカウンタ回路２５６−Ｎが動作
を開始する。ここでＮ及びＭはそれぞれサンプリ
ングされた上位ビツト群８Ｂ及び下位ビツト群７
Ｂのデジタル信号を10進数で表わすデータ値とし
て定義され、それぞれ８ビツト及び７ビツトから
なる本実施例では０〜255及び０〜127の値をとる
ものである。いまラツチ回路３には10進数でＮ＝
100の上位ビツト群８Ｂが、またラツチ回路４に
は同様に10進数でＭ＝100の下位ビツト群７Ｂが
それぞれラツチされたとすると、カウンタ回路２
５６−ＮはクロツクパルスCpを256−100＝156パ
ルスカウントして即ち時刻156で動作を終了す
る。カウンタ回路２５６−Ｎの動作が終了する
と、カウンタ回路６４aと６４−M/2の動作が開
始され、カウンタ回路６４aはクロツクパルスCp
を64パルスカウントして即ち時刻156＋64＝220
で、またカウンタ回路６４−M/2はクロツクパル
スCpを64−100/2＝14パルスカウントして即ち時
刻156＋14＝170でそれぞれその動作を終了する。
SR−FF回路６はカウンタ回路６４−M/2の動作
が終了する時刻170でセツトされ、同時にこの時
刻170で動作を開始するカウンタ回路Ｍがクロツ
クパルスCpを100パルスカウントして即ち時刻
170＋100＝270でその動作を終了するとリセツト
されることにより下位パルス幅信号を発生する。
また、SR−FF回路５はカウンタ回路６４aの動
作が終了する時刻２２０でセツトされ、時刻384
におけるカウンタ回路１からの信号により動作を
開始するカウンタ回路ＮがクロツクパルスCpを
100パルスカウントしてその動作を終了する時刻
384＋100＝484で動作を開始するカウンタ回路６
４bがクロツクパルスCpを64パルスカウントして
時刻484＋64＝548でその動作を終了するとリセツ
トされることにより上位パルス幅信号を発生す
る。ここで、カウンタ回路Ｎの動作が終了する時
刻484でカウンタ回路６４−M/2が再びその動作
を開始し、前述と同様にクロツクパルスCpを14
パルスカウントして時刻484＋14＝498で動作を終
了するため、カウンタ回路Ｍが動作を開始すると
共に、SR−FF回路６は再び時刻498でセツトさ
れ、カウンタ回路Ｍが動作を終了する時刻498＋
100＝598でリセツトされることにより、下位パル
ス幅信号を再び発生する。
かかるＤ／Ａ変換回路によれば、第３図からも
明らかなように、上位パルス幅信号は変換処理時
間内の一定の時刻384をパルス幅中心とするパル
スとして、また下位パルス幅信号は上位パルス幅
信号の両パルス端をパルス幅中心とするパルスと
して形成され、この関係は変換されるべきデジタ
ル信号の上位ビツト群８Ｂ及び下位ビツト群７Ｂ
の各データ値であるＮ及びＭの値が変化しても変
わらず、上位パルス幅信号は時刻384をパルス幅
中心とし上位ビツト群のデータ値に応答してその
パルス幅が変化し、また下位パルス幅信号はかか
る上位パルス幅信号の両パルス端をパルス幅中心
とし、下位ビツト群のデータ値に応答してそのパ
ルス幅が変化する。
明らかなように、上位パルス幅信号は変換処理時
間内の一定の時刻384をパルス幅中心とするパル
スとして、また下位パルス幅信号は上位パルス幅
信号の両パルス端をパルス幅中心とするパルスと
して形成され、この関係は変換されるべきデジタ
ル信号の上位ビツト群８Ｂ及び下位ビツト群７Ｂ
の各データ値であるＮ及びＭの値が変化しても変
わらず、上位パルス幅信号は時刻384をパルス幅
中心とし上位ビツト群のデータ値に応答してその
パルス幅が変化し、また下位パルス幅信号はかか
る上位パルス幅信号の両パルス端をパルス幅中心
とし、下位ビツト群のデータ値に応答してそのパ
ルス幅が変化する。
なお、下位ビツト群のデータ値Ｍが奇数の時、
M/2の値は割りきれず切捨となるが実用上問題は
ない。また、上位パルス幅信号のパルス幅は上述
の実施例の場合では384−（256−Ｎ）−64＋Ｎ＋64
＝128＋2Nとなり上位ビツトのデータ値Ｎに比例
する部分と定数の和で決定されるのに対し、下位
パルス幅信号のパルス幅は２Ｍとなり、Ｍ＝０の
場合SR−FF回路６の出力が０となるが、実際に
はこれに適当な定数例えば１を加えた値となるよ
うに形成した方が直線性がよくなる。
M/2の値は割りきれず切捨となるが実用上問題は
ない。また、上位パルス幅信号のパルス幅は上述
の実施例の場合では384−（256−Ｎ）−64＋Ｎ＋64
＝128＋2Nとなり上位ビツトのデータ値Ｎに比例
する部分と定数の和で決定されるのに対し、下位
パルス幅信号のパルス幅は２Ｍとなり、Ｍ＝０の
場合SR−FF回路６の出力が０となるが、実際に
はこれに適当な定数例えば１を加えた値となるよ
うに形成した方が直線性がよくなる。
以上の本発明Ｄ／Ａ変換法によれば、デジタル
信号をパルス幅信号に変換後平滑用フイルタを通
してアナログ信号に復調する従来のＤ／Ａ変換法
の利点を生かすと共に、処理するビツト数にかか
わらず高い変換速度をもち、かつ歪のきわめて少
ないＤ／Ａ変換を行なうことができる。
信号をパルス幅信号に変換後平滑用フイルタを通
してアナログ信号に復調する従来のＤ／Ａ変換法
の利点を生かすと共に、処理するビツト数にかか
わらず高い変換速度をもち、かつ歪のきわめて少
ないＤ／Ａ変換を行なうことができる。
第１図は本発明の説明に供する図、第２図は本
発明Ｄ／Ａ変換法を実現するＤ／Ａ変換回路の一
実施例のブロツク図、及び第３図は第２図のＤ／
Ａ変換回路の動作説明に供するタイムチヤートを
それぞれ示す。 ８Ｂ……上位ビツト群、７Ｂ……下位ビツト
群、１……クロツク発生器、２，２５６−Ｎ，
Ｎ，６４a，６４b，６４−M/2，Ｍ……カウンタ
回路、３，４……ラツチ回路、５，６……セツト
リセツトフリツプフロツプ回路、７……減衰回
路、８……ミキサー回路、９……平滑用フイル
タ、Cp……クロツクパルス。
発明Ｄ／Ａ変換法を実現するＤ／Ａ変換回路の一
実施例のブロツク図、及び第３図は第２図のＤ／
Ａ変換回路の動作説明に供するタイムチヤートを
それぞれ示す。 ８Ｂ……上位ビツト群、７Ｂ……下位ビツト
群、１……クロツク発生器、２，２５６−Ｎ，
Ｎ，６４a，６４b，６４−M/2，Ｍ……カウンタ
回路、３，４……ラツチ回路、５，６……セツト
リセツトフリツプフロツプ回路、７……減衰回
路、８……ミキサー回路、９……平滑用フイル
タ、Cp……クロツクパルス。
Claims (1)
- 【特許請求の範囲】 １ 上位ビツト群及び下位ビツト群からなるデジ
タル信号を該上位ビツト群と下位ビツト群に分割
してとり込み、このとり込んだ前記上位ビツト群
及び下位ビツト群の各デジタル信号をそのデータ
値に応答するパルス幅をもつ上位パルス幅信号及
び下位パルス幅信号にそれぞれ変換後、両パルス
幅信号を合成して平滑用フイルタを通過させるこ
とにより前記上位ビツト群及び下位ビツト群から
成るデジタル信号をアナログ信号に変換するデジ
タル／アナログ変換法であり、 前記上位パルス幅信号は、一変換処理時間内の
一定の時刻をパルス幅中心とし前記上位ビツト群
のデータ値に応答してそのパルス幅が変化するパ
ルスとして、また、前記下位パルス幅信号は前記
上位パルス幅信号の両パルス端において、それぞ
れ各パルス端をパルス幅中心とし、前記下位ビツ
ト群のデータ値に応答してそのパルス幅が変化す
るパルスとしてそれぞれ形成されることを特徴と
するデジタル／アナログ変換法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127457A JPS5829221A (ja) | 1981-08-14 | 1981-08-14 | デジタル／アナログ変換法 |
| US06/406,214 US4536743A (en) | 1981-08-14 | 1982-08-09 | Method of converting a digital signal into an analog signal and a digital-to-analog converter therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127457A JPS5829221A (ja) | 1981-08-14 | 1981-08-14 | デジタル／アナログ変換法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829221A JPS5829221A (ja) | 1983-02-21 |
| JPS6156651B2 true JPS6156651B2 (ja) | 1986-12-03 |
Family
ID=14960396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56127457A Granted JPS5829221A (ja) | 1981-08-14 | 1981-08-14 | デジタル／アナログ変換法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4536743A (ja) |
| JP (1) | JPS5829221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160434U (ja) * | 1988-04-22 | 1989-11-07 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1289666C (en) * | 1983-10-25 | 1991-09-24 | Masashi Takeda | Digital-to-analog converting system |
| US4590457A (en) * | 1983-12-20 | 1986-05-20 | American Microsystems, Inc. | Digital to analog converter utilizing pulse width modulation |
| US4910670A (en) * | 1984-01-20 | 1990-03-20 | Apple Computer, Inc. | Sound generation and disk speed control apparatus for use with computer systems |
| US5406284A (en) * | 1992-12-31 | 1995-04-11 | Monolith Technologies Corporation | Methods and apparatus for the quantization and analog conversion of digital signals |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013583B2 (ja) * | 1977-09-29 | 1985-04-08 | 松下電器産業株式会社 | Ｄ−ａ変換装置 |
-
1981
- 1981-08-14 JP JP56127457A patent/JPS5829221A/ja active Granted
-
1982
- 1982-08-09 US US06/406,214 patent/US4536743A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160434U (ja) * | 1988-04-22 | 1989-11-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4536743A (en) | 1985-08-20 |
| JPS5829221A (ja) | 1983-02-21 |
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