JPS6253088B2 - - Google Patents
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- JPS6253088B2 JPS6253088B2 JP56125486A JP12548681A JPS6253088B2 JP S6253088 B2 JPS6253088 B2 JP S6253088B2 JP 56125486 A JP56125486 A JP 56125486A JP 12548681 A JP12548681 A JP 12548681A JP S6253088 B2 JPS6253088 B2 JP S6253088B2
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- JP
- Japan
- Prior art keywords
- signal
- pulse width
- circuit
- terminal
- pulse
- Prior art date
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- Expired
Links
- 230000000295 complement effect Effects 0.000 claims abstract description 4
- 238000009499 grossing Methods 0.000 claims abstract description 3
- 238000006243 chemical reaction Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 abstract description 15
- 238000005070 sampling Methods 0.000 abstract description 4
- 239000013256 coordination polymer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
- H03K9/08—Demodulating pulses which have been modulated with a continuously-variable signal of duration- or width-mudulated pulses or of duty-cycle modulated pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
- H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
- H03M1/822—Digital/analogue converters with intermediate conversion to time interval using pulse width modulation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はデジタル信号をアナログ信号に変換す
るデジタル／アナログ変換（以下Ｄ／Ａ変換）法
に関する。
るデジタル／アナログ変換（以下Ｄ／Ａ変換）法
に関する。
Ｄ／Ａ変換法の一方法として、変換すべきデジ
タル信号を、そのデータ値に応答するパルス幅を
もつパルス幅信号に変換した後、平滑用フイルタ
を通すことによりアナログ信号に復調する方法が
知られ、この方法によれば回路に高精度部品を使
わないできわめて高い変換精度が得られる。
タル信号を、そのデータ値に応答するパルス幅を
もつパルス幅信号に変換した後、平滑用フイルタ
を通すことによりアナログ信号に復調する方法が
知られ、この方法によれば回路に高精度部品を使
わないできわめて高い変換精度が得られる。
しかしながら、従来においてはデジタル信号を
パルス幅信号に変換する場合、パルス幅信号の各
パルスのパルス幅が例えば各タイミングパルスに
よる変換処理開始からの時間幅で決定されるた
め、タイミングパルスに対するパルス幅信号の各
パルスの中心位置がデジタル信号のデジタル値に
応じて変化し、このためフイルタを通して復調さ
れるアナログ信号の波形は原アナログ信号の波形
に比べレベルが増加する部分では伸張、逆にレベ
ルが減少する部分では圧縮されて歪んだものとな
る欠点があつた。
パルス幅信号に変換する場合、パルス幅信号の各
パルスのパルス幅が例えば各タイミングパルスに
よる変換処理開始からの時間幅で決定されるた
め、タイミングパルスに対するパルス幅信号の各
パルスの中心位置がデジタル信号のデジタル値に
応じて変化し、このためフイルタを通して復調さ
れるアナログ信号の波形は原アナログ信号の波形
に比べレベルが増加する部分では伸張、逆にレベ
ルが減少する部分では圧縮されて歪んだものとな
る欠点があつた。
そこで、この歪の問題を解決すべく、第２図に
示すごとく、パルス幅信号Ｐの各パルスPa，
Pb，Pc…の各中心位置Pa′，Pb′Pc′…がタイミン
グパルスによる変換処理開始から常に一定時間t0
経過後の位置となるパルス幅信号に変換する方法
が考えられる。
示すごとく、パルス幅信号Ｐの各パルスPa，
Pb，Pc…の各中心位置Pa′，Pb′Pc′…がタイミン
グパルスによる変換処理開始から常に一定時間t0
経過後の位置となるパルス幅信号に変換する方法
が考えられる。
第４図にこの方法を実現するパルス幅信号形成
回路を示し、第５図を用いてその動作を説明す
る。
回路を示し、第５図を用いてその動作を説明す
る。
第４図の回路中、入力端子I1〜I4に入力される
４ビツトの２進符号で形成されたデジタル信号の
デジタル値がそのままプリセツト端子Ａ〜Ｄに印
加される第１のカウンタ１と、反転回路２１〜２
４によりこのデジタル信号のデジタル値の補数で
あるデジタル値がプリセツト端子Ａ〜Ｄに印加さ
れる第２のカウンタ３は、それぞれプリセツト機
能をもつ４ビツトバイナリカウンタであり、その
各クロツク端子CPに印加されるクロツクパルス
の立下りに応答してアツプカウント動作を行な
う。ナンド回路４によりカウンタ１の出力端子Ｑ
A〜ＱDからのバイナリ出力のナンド出力がＤ端子
に印加されるＤ形フリツプフロツプ回路（以下Ｄ
−FF回路）５は、そのＱ端子とクリヤー端子CL
どおしが接続され、Ｑ端子出力がクリヤー端子
CLに印加されるように構成されると共に、その
端子がJKフリツプフロツプ回路（以下JK−FF
回路と称す）６のＪ及びＫ端子とアンド回路７の
一方の入力端子にそれぞれ接続されている。一
方、ナンド回路８によりカウンタ３の出力端子Ｑ
A〜ＱDからのバイナリ出力とJK−FF回路６のＱ
端子からのＱ端子出力とのナンド出力がＤ端子に
印加されるＤ−FF回路９は、そのＱ端子が、そ
のクリヤー端子CLとアンド回路７の他方の入力
端子にそれぞれ接続されるＱ端子出力がクリヤー
端子CLに印加されると共に、アンド回路７によ
りそのＱ端子出力とＤ−FF回路５の端子出力
のアンド出力が出力端子１０に出力されるように
構成されている。またJK−FF回路６のＱ端子は
カウンタ３のクロツク端子CPに接続され、その
Ｑ端子出力がカウンタ３のクロツク信号P2として
印加されるように構成されている。
４ビツトの２進符号で形成されたデジタル信号の
デジタル値がそのままプリセツト端子Ａ〜Ｄに印
加される第１のカウンタ１と、反転回路２１〜２
４によりこのデジタル信号のデジタル値の補数で
あるデジタル値がプリセツト端子Ａ〜Ｄに印加さ
れる第２のカウンタ３は、それぞれプリセツト機
能をもつ４ビツトバイナリカウンタであり、その
各クロツク端子CPに印加されるクロツクパルス
の立下りに応答してアツプカウント動作を行な
う。ナンド回路４によりカウンタ１の出力端子Ｑ
A〜ＱDからのバイナリ出力のナンド出力がＤ端子
に印加されるＤ形フリツプフロツプ回路（以下Ｄ
−FF回路）５は、そのＱ端子とクリヤー端子CL
どおしが接続され、Ｑ端子出力がクリヤー端子
CLに印加されるように構成されると共に、その
端子がJKフリツプフロツプ回路（以下JK−FF
回路と称す）６のＪ及びＫ端子とアンド回路７の
一方の入力端子にそれぞれ接続されている。一
方、ナンド回路８によりカウンタ３の出力端子Ｑ
A〜ＱDからのバイナリ出力とJK−FF回路６のＱ
端子からのＱ端子出力とのナンド出力がＤ端子に
印加されるＤ−FF回路９は、そのＱ端子が、そ
のクリヤー端子CLとアンド回路７の他方の入力
端子にそれぞれ接続されるＱ端子出力がクリヤー
端子CLに印加されると共に、アンド回路７によ
りそのＱ端子出力とＤ−FF回路５の端子出力
のアンド出力が出力端子１０に出力されるように
構成されている。またJK−FF回路６のＱ端子は
カウンタ３のクロツク端子CPに接続され、その
Ｑ端子出力がカウンタ３のクロツク信号P2として
印加されるように構成されている。
Ｄ−FF回路５，９の各クロツク端子CPに直接
に、またはカウンタ１及びJK−FF回路６の各ク
ロツク端子CPに反転回路２５を介して接続され
た入力端子I5には第１のクロツク信号を形成する
クロツク信号P1が、またカウンタ１，３の各ロー
ド端子LO、Ｄ−FF回路５，９の各プリセツト端
子PR及びJK−FF回路６のクリヤー端子CLに反
転回路２６を介して接続された入力端子I6にはタ
イミング信号P0がそれぞれ入力される。
に、またはカウンタ１及びJK−FF回路６の各ク
ロツク端子CPに反転回路２５を介して接続され
た入力端子I5には第１のクロツク信号を形成する
クロツク信号P1が、またカウンタ１，３の各ロー
ド端子LO、Ｄ−FF回路５，９の各プリセツト端
子PR及びJK−FF回路６のクリヤー端子CLに反
転回路２６を介して接続された入力端子I6にはタ
イミング信号P0がそれぞれ入力される。
以上の構成において、その動作を説明すると、
タイミング信号P0のタイミングパルスがカウンタ
１，３の各ロード端子LO、Ｄ−FF回路５，９の
各プリセツト端子PR及びJK−FF回路６のクリ
ヤー端子CLにそれぞれ印加されると、タイミン
グパルスの立上りに同期して、カウンタ１は入力
端子I1〜I4に印加されているデジタル信号のデジ
タル値がそのまま、またカウンタ３はこのデジタ
ル値の補数であるデジタル値がそれぞれ計数値と
してプリセツトされ、またＤ−FF回路５，９は
強制的にその各Ｑ端子出力が“Ｈ”、さらにJK−
FF回路６も同様にそのＱ端子出力が“Ｌ”とさ
れる。ここでカウンタ１はそのクロツク端子CP
にクロツク信号P1が印加されているので、プリセ
ツト動作後の各クロツクパルスの立下りに同期し
てプリセツトされた計数値からアツプカウントを
開始するが、カウンタ３はそのクロツク端子CP
に印加されるクロツク信号P2を形成するJK−FF
回路６のＱ端子出力が“Ｌ”状態を継続するので
カウント動作を行なわない。
タイミング信号P0のタイミングパルスがカウンタ
１，３の各ロード端子LO、Ｄ−FF回路５，９の
各プリセツト端子PR及びJK−FF回路６のクリ
ヤー端子CLにそれぞれ印加されると、タイミン
グパルスの立上りに同期して、カウンタ１は入力
端子I1〜I4に印加されているデジタル信号のデジ
タル値がそのまま、またカウンタ３はこのデジタ
ル値の補数であるデジタル値がそれぞれ計数値と
してプリセツトされ、またＤ−FF回路５，９は
強制的にその各Ｑ端子出力が“Ｈ”、さらにJK−
FF回路６も同様にそのＱ端子出力が“Ｌ”とさ
れる。ここでカウンタ１はそのクロツク端子CP
にクロツク信号P1が印加されているので、プリセ
ツト動作後の各クロツクパルスの立下りに同期し
てプリセツトされた計数値からアツプカウントを
開始するが、カウンタ３はそのクロツク端子CP
に印加されるクロツク信号P2を形成するJK−FF
回路６のＱ端子出力が“Ｌ”状態を継続するので
カウント動作を行なわない。
そして、カウンタ１の計数値がフルカウント状
態即ち各出力端子ＱA〜ＱDからの出力が“Ｈ”に
なると、ナンド回路４はＤ−FF回路５のＤ端子
の入力状態を“Ｈ”から“Ｌ”に変えるため、Ｄ
−FF回路５のＱ端子出力は“Ｈ”から“Ｌ”に
変わり、この状態はそのＱ端子とクリヤー端子
CLが接続されているため、次のタイミングパル
スがそのプリセツト端子PRに印加されるまで確
実に保持される。Ｄ−FF回路５のＱ端子出力が
“Ｈ”から“Ｌ”に変わると、その端子出力が
“Ｌ”から“Ｈ”に変わるため、アンド回路７の
出力は“Ｌ”から“Ｈ”に変わり、またJK−FF
回路６はそのＪ及びＫ端子から“Ｌ”から“Ｈ”
に変わるので、そのＱ端子からクロツク信号P1の
各パルスの立上りに同期して出力状態が反転する
即ちクロツク信号P1の２倍のパルス周期をもつク
ロツク信号P2の出力を開始する。このためカウン
タ３はクロツク信号P2の各パルスの立下りに同期
して先にプリセツトされた計数値からアツプカウ
ントを開始する。そしてカウンタ３の計数値がフ
ルカウント状態即ち各出力端子ＱA〜ＱDからの出
力が“Ｈ”になると、ナンド回路８はクロツク信
号P2の次のパルスの立下りをまつてその出力状態
を変え、Ｄ−FF回路９のＤ端子の入力状態を
“Ｈ”から“Ｌ”に変える。Ｄ−FF回路９は、そ
のクロツク端子CPに入力されているクロツク信
号P1の立上りに同期して、そのＱ端子出力を
“Ｈ”から“Ｌ”に変えるが、この状態はそのＱ
端子とクリヤー端子CLが接続されているので、
次のタイミングパルスがそのプリセツト端子PR
に印加されるまで確実に保持される。このＤ−
FF回路９のＱ端子出力の変化により、アンド回
路７の出力はこれまで継続していた“Ｈ”状態か
ら“Ｌ”状態に変わり、このアンド回路７の出力
がパルス幅信号Ｐとして出力端子１０からとり出
される。第５図ａ〜ｃは実際に所要のデジタル値
をもつデジタル信号をパルス幅信号Ｐに変換した
場合のタイムチヤートを示すもので図ａ，ｂ及び
ｃはそれぞれ10進数の11、15及び０のデジタル信
号を連続してパルス幅信号Ｐに変換する変換例で
ある。なお、クロツク信号P1とタイミング信号P0
については、これらを図ａにおいてのみ示し、タ
イミングパルスによる変換処理開始時間について
はそれぞれ信号ta，tb及びtcをもつて各図ａ〜ｃ
に表わしている。またカウンタ１とカウンタ３の
計数値については、これらの計数値がそれぞれク
ロツク信号P1とJK−FF回路６のＱ端子出力によ
つて形成されるクロツク信号P2とに応答してアツ
プカウント動作により変化する状態を10進数の数
字を用いて表わしている。また各図ａ〜ｃのアン
ド回路７の出力であるパルス幅信号Ｐにおける信
号Pa′，Pb′及びPc′で示す位置は変換して得た各
パルス中心位置を表わす。
態即ち各出力端子ＱA〜ＱDからの出力が“Ｈ”に
なると、ナンド回路４はＤ−FF回路５のＤ端子
の入力状態を“Ｈ”から“Ｌ”に変えるため、Ｄ
−FF回路５のＱ端子出力は“Ｈ”から“Ｌ”に
変わり、この状態はそのＱ端子とクリヤー端子
CLが接続されているため、次のタイミングパル
スがそのプリセツト端子PRに印加されるまで確
実に保持される。Ｄ−FF回路５のＱ端子出力が
“Ｈ”から“Ｌ”に変わると、その端子出力が
“Ｌ”から“Ｈ”に変わるため、アンド回路７の
出力は“Ｌ”から“Ｈ”に変わり、またJK−FF
回路６はそのＪ及びＫ端子から“Ｌ”から“Ｈ”
に変わるので、そのＱ端子からクロツク信号P1の
各パルスの立上りに同期して出力状態が反転する
即ちクロツク信号P1の２倍のパルス周期をもつク
ロツク信号P2の出力を開始する。このためカウン
タ３はクロツク信号P2の各パルスの立下りに同期
して先にプリセツトされた計数値からアツプカウ
ントを開始する。そしてカウンタ３の計数値がフ
ルカウント状態即ち各出力端子ＱA〜ＱDからの出
力が“Ｈ”になると、ナンド回路８はクロツク信
号P2の次のパルスの立下りをまつてその出力状態
を変え、Ｄ−FF回路９のＤ端子の入力状態を
“Ｈ”から“Ｌ”に変える。Ｄ−FF回路９は、そ
のクロツク端子CPに入力されているクロツク信
号P1の立上りに同期して、そのＱ端子出力を
“Ｈ”から“Ｌ”に変えるが、この状態はそのＱ
端子とクリヤー端子CLが接続されているので、
次のタイミングパルスがそのプリセツト端子PR
に印加されるまで確実に保持される。このＤ−
FF回路９のＱ端子出力の変化により、アンド回
路７の出力はこれまで継続していた“Ｈ”状態か
ら“Ｌ”状態に変わり、このアンド回路７の出力
がパルス幅信号Ｐとして出力端子１０からとり出
される。第５図ａ〜ｃは実際に所要のデジタル値
をもつデジタル信号をパルス幅信号Ｐに変換した
場合のタイムチヤートを示すもので図ａ，ｂ及び
ｃはそれぞれ10進数の11、15及び０のデジタル信
号を連続してパルス幅信号Ｐに変換する変換例で
ある。なお、クロツク信号P1とタイミング信号P0
については、これらを図ａにおいてのみ示し、タ
イミングパルスによる変換処理開始時間について
はそれぞれ信号ta，tb及びtcをもつて各図ａ〜ｃ
に表わしている。またカウンタ１とカウンタ３の
計数値については、これらの計数値がそれぞれク
ロツク信号P1とJK−FF回路６のＱ端子出力によ
つて形成されるクロツク信号P2とに応答してアツ
プカウント動作により変化する状態を10進数の数
字を用いて表わしている。また各図ａ〜ｃのアン
ド回路７の出力であるパルス幅信号Ｐにおける信
号Pa′，Pb′及びPc′で示す位置は変換して得た各
パルス中心位置を表わす。
この第５図から、このパルス幅信号形成回路に
よれば、所要の周期でデジタル信号を変換して得
たパルス幅信号Ｐのパルスの中心位置Pa′，Pb′，
Pc′…は、第２図に示すごとく、変換するデジタ
ル信号のデジタル値にかかわらず、タイミングパ
ルスによる変換処理開始時間ta，tb，tc…に対し
常に一定時間t0遅れた即ち一定の位相関係をもつ
ことが分かる。
よれば、所要の周期でデジタル信号を変換して得
たパルス幅信号Ｐのパルスの中心位置Pa′，Pb′，
Pc′…は、第２図に示すごとく、変換するデジタ
ル信号のデジタル値にかかわらず、タイミングパ
ルスによる変換処理開始時間ta，tb，tc…に対し
常に一定時間t0遅れた即ち一定の位相関係をもつ
ことが分かる。
以上の説明では、４ビツトのデジタル信号の変
換を行なう回路を示したが、これに限定されるこ
となく例えば８ビツト或いは16ビツトのデジタル
信号の変換を行なう回路においても同様に実現で
きる。
換を行なう回路を示したが、これに限定されるこ
となく例えば８ビツト或いは16ビツトのデジタル
信号の変換を行なう回路においても同様に実現で
きる。
しかしながらこの方法で復調された波形におい
ても若干の歪が残る。以下第３図を用いてその理
由を説明する。
ても若干の歪が残る。以下第３図を用いてその理
由を説明する。
第３図ａにおいて、原アナログ波形として示す
正弦波信号Ｓを例えばこの周波数の８倍の周波数
でサンプリングした場合のサンプリング点をt1〜
t8とすると、この各点におけるアナログ情報をア
ナログ／デジタル変換したデジタル信号を上述の
方法で復調する際にパルス幅信号への変換が行な
われるが、この変換して得られるパルス幅信号を
第２図ｂでは各パルスがサンプリング点t1′〜
t8′をパルス幅中心とするパルス幅信号Pxとして
示してある。ところで、このパルス幅信号Pxの
各パルスは、原アナログ波形のゼロ基準レベルに
対応して得られるパルス幅信号Pyの各パルス
と、かかるゼロ基準レベルと実際のサンプリング
レベルとの差分に対応して得られるパルス幅信号
Pzの各パルスを合成したものと考えることがで
きる。
正弦波信号Ｓを例えばこの周波数の８倍の周波数
でサンプリングした場合のサンプリング点をt1〜
t8とすると、この各点におけるアナログ情報をア
ナログ／デジタル変換したデジタル信号を上述の
方法で復調する際にパルス幅信号への変換が行な
われるが、この変換して得られるパルス幅信号を
第２図ｂでは各パルスがサンプリング点t1′〜
t8′をパルス幅中心とするパルス幅信号Pxとして
示してある。ところで、このパルス幅信号Pxの
各パルスは、原アナログ波形のゼロ基準レベルに
対応して得られるパルス幅信号Pyの各パルス
と、かかるゼロ基準レベルと実際のサンプリング
レベルとの差分に対応して得られるパルス幅信号
Pzの各パルスを合成したものと考えることがで
きる。
従つて、かかるパルス幅信号Pxをフイルタを
介して平滑する場合、パルス幅信号Pyで示され
る成分については何ら問題はないが、パルス幅信
号Pzで示される成分については原アナログ波形
の山と谷の付近における正負のパルスの形が対称
となつていないので、復調されたアナログ波形に
は第２図ａにおいて点線で示すように第２高調波
歪が発生する。
介して平滑する場合、パルス幅信号Pyで示され
る成分については何ら問題はないが、パルス幅信
号Pzで示される成分については原アナログ波形
の山と谷の付近における正負のパルスの形が対称
となつていないので、復調されたアナログ波形に
は第２図ａにおいて点線で示すように第２高調波
歪が発生する。
本発明はかかる第２高調波歪等を除去するもの
であり、以下その実施例をもつて説明する。第１
図は本発明Ｄ／Ａ変換法を実現するＤ／Ａ変換回
路のブロツク図を示し、図中の太線はデジタル信
号線の束を示す。
であり、以下その実施例をもつて説明する。第１
図は本発明Ｄ／Ａ変換法を実現するＤ／Ａ変換回
路のブロツク図を示し、図中の太線はデジタル信
号線の束を示す。
図において、１１及び１２はそれぞれタイミン
グパルスに同期して取込まれる所要ビツトのデジ
タル信号をこのデジタル値に対応するパルス幅を
有し、且つこのパルス幅の中心位置がタイミング
パルスに対し常に一定の位相関係をもつパルス幅
信号に変換する前記したパルス幅信号形成回路を
示し、パルス幅信号形成回路１１は変換すべきデ
ジタル信号をそのままパルス幅信号に変換し、ま
たパルス幅信号形成回路１２は補数化回路１３に
より補数化されたデジタル信号をパルス幅信号に
変換する。
グパルスに同期して取込まれる所要ビツトのデジ
タル信号をこのデジタル値に対応するパルス幅を
有し、且つこのパルス幅の中心位置がタイミング
パルスに対し常に一定の位相関係をもつパルス幅
信号に変換する前記したパルス幅信号形成回路を
示し、パルス幅信号形成回路１１は変換すべきデ
ジタル信号をそのままパルス幅信号に変換し、ま
たパルス幅信号形成回路１２は補数化回路１３に
より補数化されたデジタル信号をパルス幅信号に
変換する。
ミキサー回路１４はかかる変換された二つのパ
ルス幅信号が入力されて、一方のパルス幅信号を
反転して他方のパルス幅信号を合成するものであ
り、この合成信号がフイルタ回路１５により平滑
されて、アナログ信号が出力端子１６からとり出
される。
ルス幅信号が入力されて、一方のパルス幅信号を
反転して他方のパルス幅信号を合成するものであ
り、この合成信号がフイルタ回路１５により平滑
されて、アナログ信号が出力端子１６からとり出
される。
かかるＤ／Ａ変換回路において、パルス幅信号
形成回路１１側の信号は、アナログ信号で考えた
場合無歪信号をAsinωｔとしたとき発生する第
２高調波歪が＋Δcos2ωｔの形で表わされるの
で、Asinωｔ＋Δcos2ωｔとなり、一方パルス
幅信号形成回路１２側の信号は、同様に無歪信号
が反転された−Asinωｔ、また発生する第２高
調波歪が位相変化のない＋Δcos2ωｔの形で表わ
されるので、−Asinωｔ＋Δcos2ωｔとなる。
形成回路１１側の信号は、アナログ信号で考えた
場合無歪信号をAsinωｔとしたとき発生する第
２高調波歪が＋Δcos2ωｔの形で表わされるの
で、Asinωｔ＋Δcos2ωｔとなり、一方パルス
幅信号形成回路１２側の信号は、同様に無歪信号
が反転された−Asinωｔ、また発生する第２高
調波歪が位相変化のない＋Δcos2ωｔの形で表わ
されるので、−Asinωｔ＋Δcos2ωｔとなる。
従つて、ミキサー回路１４で合成された信号は
（Asinωｔ＋Δcos2ωｔ）−（−Asinωｔ＋Δcos2
ωｔ）＝2Asinωｔとなり、第２高調波歪が相殺
され、出力端子１６から歪のないアナログ信号が
得られる。
（Asinωｔ＋Δcos2ωｔ）−（−Asinωｔ＋Δcos2
ωｔ）＝2Asinωｔとなり、第２高調波歪が相殺
され、出力端子１６から歪のないアナログ信号が
得られる。
以上の本発明Ｄ／Ａ変換法によれば、デジタル
信号をパルス幅信号に変換後フイルタを通しアナ
ログ信号に復調するＤ／Ａ変換において、歪の発
生を抑止した高忠実度のＤ／Ａ変換を実現でき
る。
信号をパルス幅信号に変換後フイルタを通しアナ
ログ信号に復調するＤ／Ａ変換において、歪の発
生を抑止した高忠実度のＤ／Ａ変換を実現でき
る。
第１図は、本発明Ｄ／Ａ変換法を実現するＤ／
Ａ変換回路の一実施例のブロツク図、第２図乃至
第５図は本発明Ｄ／Ａ変換法の説明に供する図を
それぞれ示す。 １，３……カウンタ、２１〜２６……反転回
路、４，８……ナンド回路、５，９……Ｄ形フリ
ツプフロツプ回路、６……JKフリツプフロツプ
回路、７……アンド回路、１１，１２……パルス
幅信号形成回路、１３……補数化回路、１４……
ミキサー回路、１５……フイルタ回路。Ｐ……パ
ルス幅信号、P0……タイミング信号、P1，P2……
クロツク信号。
Ａ変換回路の一実施例のブロツク図、第２図乃至
第５図は本発明Ｄ／Ａ変換法の説明に供する図を
それぞれ示す。 １，３……カウンタ、２１〜２６……反転回
路、４，８……ナンド回路、５，９……Ｄ形フリ
ツプフロツプ回路、６……JKフリツプフロツプ
回路、７……アンド回路、１１，１２……パルス
幅信号形成回路、１３……補数化回路、１４……
ミキサー回路、１５……フイルタ回路。Ｐ……パ
ルス幅信号、P0……タイミング信号、P1，P2……
クロツク信号。
Claims (1)
- １ タイミングパルスに同期して取込まれるデジ
タル信号及び該デジタル信号の補数を、これらの
デジタル値に対応するパルス幅を有し、且つ該パ
ルス幅の中心位置が前記タイミングパルスに対し
常に一定の位相関係をもつパルス幅信号にそれぞ
れ変換し、一方のパルス幅信号を反転して他方の
パルス幅信号と合成した後平滑用フイルタを通す
ことにより、前記デジタル信号をアナログ信号に
復調するデジタル／アナログ変換法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125486A JPS5827430A (ja) | 1981-08-11 | 1981-08-11 | デジタル／アナログ変換法 |
| US06/404,619 US4542371A (en) | 1981-08-11 | 1982-08-02 | Method of converting a digital signal into an analog signal and a converter therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125486A JPS5827430A (ja) | 1981-08-11 | 1981-08-11 | デジタル／アナログ変換法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827430A JPS5827430A (ja) | 1983-02-18 |
| JPS6253088B2 true JPS6253088B2 (ja) | 1987-11-09 |
Family
ID=14911277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56125486A Granted JPS5827430A (ja) | 1981-08-11 | 1981-08-11 | デジタル／アナログ変換法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4542371A (ja) |
| JP (1) | JPS5827430A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022033U (ja) * | 1983-07-12 | 1985-02-15 | 株式会社ケンウッド | デジタル−アナログ変換装置 |
| JPS6091726A (ja) * | 1983-10-25 | 1985-05-23 | Sony Corp | デジタル・アナログ変換装置 |
| CA1289666C (en) * | 1983-10-25 | 1991-09-24 | Masashi Takeda | Digital-to-analog converting system |
| JPS60100830A (ja) * | 1983-11-05 | 1985-06-04 | Sony Corp | デジタル・アナログ変換装置 |
| JPH071870B2 (ja) * | 1984-07-31 | 1995-01-11 | 日本電気株式会社 | ディジタル／アナログ変換回路 |
| JPS62203425A (ja) * | 1986-03-04 | 1987-09-08 | Nippon Columbia Co Ltd | デジタル−アナログ変換回路 |
| JPH0773215B2 (ja) * | 1986-10-27 | 1995-08-02 | 日本電信電話株式会社 | デイジタルアナログ変換方法 |
| JPH0821859B2 (ja) * | 1987-01-16 | 1996-03-04 | 日本電信電話株式会社 | Ｄ／ａ変換方式 |
| JPS63224521A (ja) * | 1987-03-13 | 1988-09-19 | Nippon Precision Saakitsutsu Kk | Ｄ／ａ変換装置 |
| CA1292520C (en) * | 1988-05-27 | 1991-11-26 | Roger Colbeck | Jitter-invariant switched capacitor pulse shaper |
| JPH0787375B2 (ja) * | 1988-09-29 | 1995-09-20 | 日本ビクター株式会社 | Ｐｗｍ型ｄ／ａ変換器 |
| JPH02214224A (ja) * | 1989-02-14 | 1990-08-27 | Sony Corp | ディジタル・アナログ変換器 |
| JPH0378321A (ja) * | 1989-08-22 | 1991-04-03 | Nippon Precision Circuits Kk | Ｄ／ａ変換回路 |
| US4972188A (en) * | 1989-09-15 | 1990-11-20 | International Business Machines Corporation | Push pull double digital-to-analog converter |
| JPH0421215A (ja) * | 1990-05-16 | 1992-01-24 | Sony Corp | デジタル・アナログ変換器 |
| JPH05347563A (ja) * | 1992-06-12 | 1993-12-27 | Sony Corp | Ｄ／ａ変換装置 |
| US6476747B1 (en) * | 2001-04-10 | 2002-11-05 | Adc Telecommunications Israel Ltd. | Digital to analog converter |
| EP2128990B1 (en) * | 2008-05-28 | 2013-03-06 | Siemens Aktiengesellschaft | A method and circuit for converting an N-bit digital value into an analog value |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992143U (ja) * | 1972-12-01 | 1974-08-09 | ||
| US4266201A (en) * | 1979-03-23 | 1981-05-05 | Harris Corporation | Method and apparatus using first and second parallel channels, one of which includes an inverter, for producing an electrical signal with an improved on/off ratio |
-
1981
- 1981-08-11 JP JP56125486A patent/JPS5827430A/ja active Granted
-
1982
- 1982-08-02 US US06/404,619 patent/US4542371A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4542371A (en) | 1985-09-17 |
| JPS5827430A (ja) | 1983-02-18 |
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