JPS6022681Y2 - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
- Publication number
- JPS6022681Y2 JPS6022681Y2 JP17023178U JP17023178U JPS6022681Y2 JP S6022681 Y2 JPS6022681 Y2 JP S6022681Y2 JP 17023178 U JP17023178 U JP 17023178U JP 17023178 U JP17023178 U JP 17023178U JP S6022681 Y2 JPS6022681 Y2 JP S6022681Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse width
- output
- input
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案はディジタル・アナログ変換器(以下D/A変換
器と略称する)特に、ディジタル符号の重みをパルス幅
に変換してアナログ信号に変換するD/A変換器に係る
。
器と略称する)特に、ディジタル符号の重みをパルス幅
に変換してアナログ信号に変換するD/A変換器に係る
。
D/A変換器では抵抗荷重形が広く使用されているが、
この回路構成には高精度の荷重抵抗を必要とする不利な
点がある。
この回路構成には高精度の荷重抵抗を必要とする不利な
点がある。
このため第1図に示すようにディジタル符号の信号1を
パルス幅変換回路2を介することにより、ディジタル符
号信号の各桁の重みによりパルス幅に変換し、その出力
信号3を低域通過形ろ波器4を通すことにより、アナロ
グ信号を得るD/A変換器が知られている。
パルス幅変換回路2を介することにより、ディジタル符
号信号の各桁の重みによりパルス幅に変換し、その出力
信号3を低域通過形ろ波器4を通すことにより、アナロ
グ信号を得るD/A変換器が知られている。
このD/A変換器の出力の一例を第2図に示す。
aは後縁変調、bは対称変調の場合である。
ディジタル入力信号1に対するアナログ信号出力は理想
的には第3図の点線で示されるが、実際にはパルス幅変
換出力3は立上り、立下り時間のずれ(クロックを基準
としたときの遅延時差および波形差)を考えると実線の
如くになる。
的には第3図の点線で示されるが、実際にはパルス幅変
換出力3は立上り、立下り時間のずれ(クロックを基準
としたときの遅延時差および波形差)を考えると実線の
如くになる。
理想的な場合との差Δはディジタル入力信号が全て0の
場合以外は常に同一となり、また正にも負にもなり得る
。
場合以外は常に同一となり、また正にも負にもなり得る
。
このずれは信号対雑音比の劣化となって現れ、取り除く
ことができない。
ことができない。
本考案の目的は上述のパルス幅変換によるD/A変換器
を改良し、上記ずれΔの影響を軽減したD/A変換器を
実現することである。
を改良し、上記ずれΔの影響を軽減したD/A変換器を
実現することである。
本考案によるD/A変換器は上記目的を実現するため、
第4図にパルス幅変換出力を示すごとく、入力ディジタ
ル信号の各ビットが“0゛′である場合にも任意のパル
ス幅を出すようにしたことを特徴とする。
第4図にパルス幅変換出力を示すごとく、入力ディジタ
ル信号の各ビットが“0゛′である場合にも任意のパル
ス幅を出すようにしたことを特徴とする。
このようにしたパルス幅変換出力を用いることにより、
ディジタル入力信号に対するアナログ出力信号の直線性
は補償され、波形の立上り、立下り波形にずれがあって
も、信号対雑音比を悪化させることなくD/A変換を行
なうことができる。
ディジタル入力信号に対するアナログ出力信号の直線性
は補償され、波形の立上り、立下り波形にずれがあって
も、信号対雑音比を悪化させることなくD/A変換を行
なうことができる。
なお、この場合、低域通過形ろ波器出力として直流分が
生ずるが、これはパルス幅変換器以降の回路で除去でき
る。
生ずるが、これはパルス幅変換器以降の回路で除去でき
る。
以下図面により本考案によるD/A変換器について詳細
に説明する。
に説明する。
第5図は本考案によるD/A変換器の一実施例の構成を
示すブロック図である。
示すブロック図である。
第6図は上記実施例の動作説明のため、入力ディジタル
信号が3ビツトである場合のタイムチャート図で、左側
の符号は第5図の同一符号を付す部分の信号であること
を示す。
信号が3ビツトである場合のタイムチャート図で、左側
の符号は第5図の同一符号を付す部分の信号であること
を示す。
第5図において、D/A変換器は5ビツトの同期式カウ
ンタ6.3ビツトのアップ・ダウンカウンタ7、および
J−にフリップ・フロップ回路8を図示の如く結線して
構成されている。
ンタ6.3ビツトのアップ・ダウンカウンタ7、および
J−にフリップ・フロップ回路8を図示の如く結線して
構成されている。
これらのカウンタ、およびフリップ・フロップ回路は従
来よく知られているので詳細な説明は省略する。
来よく知られているので詳細な説明は省略する。
さて、上記D/A変換器において、クロック信号aおよ
びロード入力信号すにより同期式カウンタ6の出力信号
はc、 d、 e、 fおよびgのようになる。
びロード入力信号すにより同期式カウンタ6の出力信号
はc、 d、 e、 fおよびgのようになる。
ここでロード信号すは変換されるコード信号毎に加えら
れるものである。
れるものである。
アップ・ダウンカウンタ7は信号fが6“ONのときは
アップカウンタとなり°°1′のときはダウンカウンタ
となり、入力信号り、i、jの信号(入力コード)によ
って初期条件が設定される。
アップカウンタとなり°°1′のときはダウンカウンタ
となり、入力信号り、i、jの信号(入力コード)によ
って初期条件が設定される。
スタート時は出力端子の信号に、1.mは上記り、i、
jと同じとなり、クロック信号aが加えられると信号f
が0゛のときはアップカウンタとして、信号fが1゛の
ときはダウンカウンタとして働く。
jと同じとなり、クロック信号aが加えられると信号f
が0゛のときはアップカウンタとして、信号fが1゛の
ときはダウンカウンタとして働く。
そして、k、1.mが1.1.1あるいは0,0.0と
なったとき出力信号nを1゛とする。
なったとき出力信号nを1゛とする。
J、に、フリップ・フロップ8はロード入力信号すによ
り“Ottとなっているが、上記信号nの最初のパルス
信号“1゛によって“0°゛から1′に変り又次のn=
゛F°によって“1゛から“°0°。
り“Ottとなっているが、上記信号nの最初のパルス
信号“1゛によって“0°゛から1′に変り又次のn=
゛F°によって“1゛から“°0°。
に変る。
したがって、入力信号であるディジタル信号り、i、j
が“’101” (10進数で5)ならば、上記第6図
の信号pに示すように出力信号の幅は11クロック分(
2X5+1)となる。
が“’101” (10進数で5)ならば、上記第6図
の信号pに示すように出力信号の幅は11クロック分(
2X5+1)となる。
なお、gの信号が1゛になることにより、アップダウン
カウンタ7は停止する。
カウンタ7は停止する。
又、入力信号のディジタル信号コードh、 i。
jが(“0. O,O”)のときは第6図右側のように
出力信号pの幅は1クロック分となる。
出力信号pの幅は1クロック分となる。
上述したように本考案によるD/A変換器では入力コー
ドが0“のときでもクロック幅1の出力が得られる。
ドが0“のときでもクロック幅1の出力が得られる。
なお、本考案は上記実施例に限定されるものでないこと
は明らかである。
は明らかである。
上記パルス幅に変換された信号は低域通過形ろ波器を通
すことによって容易にアナログ信号に変換される。
すことによって容易にアナログ信号に変換される。
第1図は従来のD/A変換器のブロック図、第2図は従
来のD/A変換の原理説明のためのタイムチャート図、
第3図は従来のD/A変換器問題点説明のための入出力
特性図、第4図は本考案によるD/A変換器の原理説明
のためのタイムチャート図、第5図は本考案によるD/
A変換器の一実施例の要部の構成図、第6図は第5図の
実施例の動作説明のためのタイムチャート図である。
来のD/A変換の原理説明のためのタイムチャート図、
第3図は従来のD/A変換器問題点説明のための入出力
特性図、第4図は本考案によるD/A変換器の原理説明
のためのタイムチャート図、第5図は本考案によるD/
A変換器の一実施例の要部の構成図、第6図は第5図の
実施例の動作説明のためのタイムチャート図である。
Claims (1)
- 入力ディジタルコード信号を上記入力ディジタルコード
信号の値に対応したパルス幅の信号に変換するパルス幅
変換回路と上記変換回路の出力を入力とする低域通過形
濾波器とを縦続接続して構成されたディジタルアナログ
変換器において、上記パルス幅変換回路が、クロック信
号とロード信号によって駆動される同期式カウンタと、
上記入力ディジタルコード信号を入力とし、かつ上記ク
ロック信号と上記ロード信号によって駆動され、上記入
力ディジタルコード信号の値より一定数多い計数を行な
うアップダウンカウンタと、上記アップダウンカウンタ
の出力、上記クロック信号およびロッド信号によって駆
動され上記クロック信号の周期に上記アップダウンカウ
ンタの計数倍幅のパルスを発生するフリップフロップと
から構成され、上記入力ディジタル信号の値がOのとき
にも一定のパルス幅のパルス信号を出力するように構成
されたことを特徴とするディジタルアナログ変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17023178U JPS6022681Y2 (ja) | 1978-12-13 | 1978-12-13 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17023178U JPS6022681Y2 (ja) | 1978-12-13 | 1978-12-13 | ディジタル・アナログ変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5587037U JPS5587037U (ja) | 1980-06-16 |
JPS6022681Y2 true JPS6022681Y2 (ja) | 1985-07-05 |
Family
ID=29173030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17023178U Expired JPS6022681Y2 (ja) | 1978-12-13 | 1978-12-13 | ディジタル・アナログ変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6022681Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0821859B2 (ja) * | 1987-01-16 | 1996-03-04 | 日本電信電話株式会社 | D/a変換方式 |
-
1978
- 1978-12-13 JP JP17023178U patent/JPS6022681Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5587037U (ja) | 1980-06-16 |
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