JP2539157B2 - 乗算器 - Google Patents
乗算器Info
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- JP2539157B2 JP2539157B2 JP5127630A JP12763093A JP2539157B2 JP 2539157 B2 JP2539157 B2 JP 2539157B2 JP 5127630 A JP5127630 A JP 5127630A JP 12763093 A JP12763093 A JP 12763093A JP 2539157 B2 JP2539157 B2 JP 2539157B2
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- Japan
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- pulse
- signal
- pulse width
- multiplied
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Description
【０００１】
【産業上の利用分野】本発明は入力信号レベルの積に比
例するディジタル出力信号を得る乗算器に関し、とくに
乗算精度の向上に関する。
例するディジタル出力信号を得る乗算器に関し、とくに
乗算精度の向上に関する。
【０００２】
【従来の技術】この種の乗算器としては、たとえば特開
平１−８１０８３号公報に示されたものが知られてい
る。この乗算器は図４に示すように、二つの入力信号の
各々の電圧値の積に比例した周波数のパルス信号を得る
ように構成されている。同図において、入力端子１１，
１２に与えられた被乗算入力信号はそれぞれパルス幅変
調器１３，１４内のコンパレータＯＰ１，ＯＰ２の
「−」端子に入力される。他方の「＋」端子には三角波
が入力されているので、「−」端子の入力信号レベルで
スライスされた三角波の幅をもつ矩形波、すなわちそれ
ぞれの被乗算入力信号レベルに比例したパルス幅のパル
ス信号が出力される。一般に、パルス幅変調器１３とパ
ルス幅変調器１４のパルス周波数は非同期となるように
選定する必要がある。コンパレータＯＰ１，ＯＰ２の出
力パルス信号はＥＸＯＲ論理演算回路１５によってそれ
ぞれのパルス信号のパルス幅の積の項が得られるので、
ＡＮＤ論理演算回路１６を用いてパルス発振器１７の出
力パルスとの論理積をとってパルス幅をパルス数に換算
する。ＥＸＯＲ論理演算回路１５の出力パルス幅には固
定分が含まれているので、１／２分周器１８から出力さ
れるパルス数との差をとるための出力端子２０が設けら
れている。
平１−８１０８３号公報に示されたものが知られてい
る。この乗算器は図４に示すように、二つの入力信号の
各々の電圧値の積に比例した周波数のパルス信号を得る
ように構成されている。同図において、入力端子１１，
１２に与えられた被乗算入力信号はそれぞれパルス幅変
調器１３，１４内のコンパレータＯＰ１，ＯＰ２の
「−」端子に入力される。他方の「＋」端子には三角波
が入力されているので、「−」端子の入力信号レベルで
スライスされた三角波の幅をもつ矩形波、すなわちそれ
ぞれの被乗算入力信号レベルに比例したパルス幅のパル
ス信号が出力される。一般に、パルス幅変調器１３とパ
ルス幅変調器１４のパルス周波数は非同期となるように
選定する必要がある。コンパレータＯＰ１，ＯＰ２の出
力パルス信号はＥＸＯＲ論理演算回路１５によってそれ
ぞれのパルス信号のパルス幅の積の項が得られるので、
ＡＮＤ論理演算回路１６を用いてパルス発振器１７の出
力パルスとの論理積をとってパルス幅をパルス数に換算
する。ＥＸＯＲ論理演算回路１５の出力パルス幅には固
定分が含まれているので、１／２分周器１８から出力さ
れるパルス数との差をとるための出力端子２０が設けら
れている。
【０００３】
【発明が解決しようとする課題】パルス幅変調器１３と
パルス幅変調器１４のパルス周波数を非同期となるよう
に選定する必要があるため、両周波数をわずかにずらす
ように設定しなければならない。しかし、上述した従来
の乗算器では二つのパルス幅変調器が独立してＣＲ発振
器を備えているため、発振周波数の差を安定に保つのが
困難であった。
パルス幅変調器１４のパルス周波数を非同期となるよう
に選定する必要があるため、両周波数をわずかにずらす
ように設定しなければならない。しかし、上述した従来
の乗算器では二つのパルス幅変調器が独立してＣＲ発振
器を備えているため、発振周波数の差を安定に保つのが
困難であった。
【０００４】本発明はこのような問題に鑑みてなされた
ものであり、簡単な回路を付加することにより周波数差
を安定化して高精度の演算をすることができる乗算器を
提供することを目的とする。
ものであり、簡単な回路を付加することにより周波数差
を安定化して高精度の演算をすることができる乗算器を
提供することを目的とする。
【０００５】上記目的を達成するため、本発明は、第一
のパルス幅変換手段はパルス発生手段からのパルス信号
を１／Ｓ（Ｓは自然数）に分周する第一の分周器を備
え、第二のパルス幅変換手段は共通のパルス発生手段か
らのパルス信号を１／（Ｓ＋ｓ）（ｓはｓ＜Ｓなる自然
数）に分周する第二の分周器を備え、第一のパルス幅変
換手段及び第二のパルス幅変換手段の各々は、分周され
た分周信号を積分手段で三角波状信号に変換すると共に
変換された三角波状信号の振幅中心を接地電位にずら
し、この三角波状信号の振幅中心の変動を抽出して積分
手段へフィ−ドバックし、積分手段の出力信号と被乗算
入力信号に基づいて第にの被乗算入力信号レベルに比例
したパルス幅のパルス信号に変換して各被乗算入力信号
レベルの積に比例した乗算するようにしたことを要旨と
する。
のパルス幅変換手段はパルス発生手段からのパルス信号
を１／Ｓ（Ｓは自然数）に分周する第一の分周器を備
え、第二のパルス幅変換手段は共通のパルス発生手段か
らのパルス信号を１／（Ｓ＋ｓ）（ｓはｓ＜Ｓなる自然
数）に分周する第二の分周器を備え、第一のパルス幅変
換手段及び第二のパルス幅変換手段の各々は、分周され
た分周信号を積分手段で三角波状信号に変換すると共に
変換された三角波状信号の振幅中心を接地電位にずら
し、この三角波状信号の振幅中心の変動を抽出して積分
手段へフィ−ドバックし、積分手段の出力信号と被乗算
入力信号に基づいて第にの被乗算入力信号レベルに比例
したパルス幅のパルス信号に変換して各被乗算入力信号
レベルの積に比例した乗算するようにしたことを要旨と
する。
【０００６】
【作用】本発明はこのような手段を講じたことにより、
共通のパルス発生手段から出力されるパルス信号を分周
することにより、分周されたパルス信号同士の周波数差
が安定するので精度の高い乗算ができる。
共通のパルス発生手段から出力されるパルス信号を分周
することにより、分周されたパルス信号同士の周波数差
が安定するので精度の高い乗算ができる。
【０００７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の一実施例における構成を示すブロ
ック図である。同図において、１１および１２は被乗算
入力信号の入力端子、１はパルス発生手段、２および３
はそれぞれ第一のパルス幅変換手段と第二のパルス幅変
換手段、４および５はそれぞれパルス発生手段１から出
力されるパルスを分周する第一の分周器と第二の分周
器、ＯＰ１およびＯＰ５は被乗算入力信号レベルに比例
するパルス幅のパルスを出力するコンパレータ、６はＥ
ＸＯＲ論理演算回路、７はＡＮＤ論理演算回路、８はＥ
ＸＯＲ論理演算回路６から出力されたパルスのパルス幅
をディジタル化するためのパルスを発振するパルス発振
器、９はこのパルスを１／２に分周する１／２分周器で
ある。
する。図１は本発明の一実施例における構成を示すブロ
ック図である。同図において、１１および１２は被乗算
入力信号の入力端子、１はパルス発生手段、２および３
はそれぞれ第一のパルス幅変換手段と第二のパルス幅変
換手段、４および５はそれぞれパルス発生手段１から出
力されるパルスを分周する第一の分周器と第二の分周
器、ＯＰ１およびＯＰ５は被乗算入力信号レベルに比例
するパルス幅のパルスを出力するコンパレータ、６はＥ
ＸＯＲ論理演算回路、７はＡＮＤ論理演算回路、８はＥ
ＸＯＲ論理演算回路６から出力されたパルスのパルス幅
をディジタル化するためのパルスを発振するパルス発振
器、９はこのパルスを１／２に分周する１／２分周器で
ある。
【０００８】次に、以上のように構成された装置の動作
について図２を参照して説明する。いま、入力端子１
１，１２から入力される被乗算入力信号の周波数が数１
０Ｈｚである場合を対象に説明する。パルス幅変換する
パルスの周波数は被乗算入力信号の周波数よりも十分大
きい必要があるので、たとえば、第一のパルス幅変換手
段２のパルス周波数を５０００Ｈｚとする。一方、乗算
の精度を高めるために第一のパルス幅変換手段２の出力
パルスの周波数と第二のパルス幅変換手段３の出力パル
スの周波数差が小さい方が望ましいので、たとえば、第
二のパルス幅変換手段３のパルス周波数を５００５Ｈｚ
とする。そのためにはパルス発生手段１１の出力パルス
周波数を５００５ｋＨｚとし、第一の分周器４の分周比
を１／１００１に、第二の分周器５の分周比を１／１０
００に設定する。分周器はディジタル回路を用いること
によって、最小１Ｈｚ単位で正確に分周比を設定するこ
とができるので、第一の分周器４と第二の分周器５の出
力パルスの周波数差を確実に所望の値に設定、維持する
ことができる。第一のパルス幅変換手段２と第二のパル
ス幅変換手段３の構成は、第一の分周器４と第二の分周
器５の分周比の違いによる周波数の違いだけであって、
動作は同じであるから第一のパルス幅変換手段２の動作
について説明する。第一の分周器４からの矩形波出力パ
ルスはオペアンプＯＰ２、抵抗器Ｒ１、コンデンサＣ１
による積分器で積分されて三角波に変換される。オペア
ンプＯＰ３、抵抗器Ｒ２，Ｒ３による反転増幅器は三角
波の振幅中心を接地電位にずらす。オペアンプＯＰ４、
抵抗器Ｒ４、コンデンサＣ２による積分器によって抽出
された振幅中心の変動が抵抗器Ｒ５を介してフィードバ
ックされ、三角波のレベルが安定に維持される。
について図２を参照して説明する。いま、入力端子１
１，１２から入力される被乗算入力信号の周波数が数１
０Ｈｚである場合を対象に説明する。パルス幅変換する
パルスの周波数は被乗算入力信号の周波数よりも十分大
きい必要があるので、たとえば、第一のパルス幅変換手
段２のパルス周波数を５０００Ｈｚとする。一方、乗算
の精度を高めるために第一のパルス幅変換手段２の出力
パルスの周波数と第二のパルス幅変換手段３の出力パル
スの周波数差が小さい方が望ましいので、たとえば、第
二のパルス幅変換手段３のパルス周波数を５００５Ｈｚ
とする。そのためにはパルス発生手段１１の出力パルス
周波数を５００５ｋＨｚとし、第一の分周器４の分周比
を１／１００１に、第二の分周器５の分周比を１／１０
００に設定する。分周器はディジタル回路を用いること
によって、最小１Ｈｚ単位で正確に分周比を設定するこ
とができるので、第一の分周器４と第二の分周器５の出
力パルスの周波数差を確実に所望の値に設定、維持する
ことができる。第一のパルス幅変換手段２と第二のパル
ス幅変換手段３の構成は、第一の分周器４と第二の分周
器５の分周比の違いによる周波数の違いだけであって、
動作は同じであるから第一のパルス幅変換手段２の動作
について説明する。第一の分周器４からの矩形波出力パ
ルスはオペアンプＯＰ２、抵抗器Ｒ１、コンデンサＣ１
による積分器で積分されて三角波に変換される。オペア
ンプＯＰ３、抵抗器Ｒ２，Ｒ３による反転増幅器は三角
波の振幅中心を接地電位にずらす。オペアンプＯＰ４、
抵抗器Ｒ４、コンデンサＣ２による積分器によって抽出
された振幅中心の変動が抵抗器Ｒ５を介してフィードバ
ックされ、三角波のレベルが安定に維持される。
【０００９】コンパレータＯＰ１の「＋」端子に入力さ
れた三角波は、「−」端子に入力されている被乗算入力
信号レベルでスライスされるので、被乗算入力信号レベ
ルに比例するパルス幅を有する矩形波パルス信号が得ら
れる。被乗算入力信号レベルが０電位のときコンパレー
タ出力パルスのデューティ比が１になるようにコンパレ
ータを調節して、被乗算入力信号レベルが＋電位である
ときデューティ比が１よりも大きく、被乗算入力信号レ
ベルが−電位であるときデューティ比が１より小さくな
るようにする。
れた三角波は、「−」端子に入力されている被乗算入力
信号レベルでスライスされるので、被乗算入力信号レベ
ルに比例するパルス幅を有する矩形波パルス信号が得ら
れる。被乗算入力信号レベルが０電位のときコンパレー
タ出力パルスのデューティ比が１になるようにコンパレ
ータを調節して、被乗算入力信号レベルが＋電位である
ときデューティ比が１よりも大きく、被乗算入力信号レ
ベルが−電位であるときデューティ比が１より小さくな
るようにする。
【００１０】次に、ＥＸＯＲ論理演算回路６、ＡＮＤ論
理演算回路７、パルス発振器８、１／２分周器９から構
成されている論理演算手段の動作について説明する。第
一のパルス幅変換手段２の出力信号は２値化されている
ので、いま、ハイレベルであるという命題をＡ、同様に
第二のパルス幅変換手段３の出力信号がハイレベルであ
るという命題をＢと表わすことにする。入力がＡとＢの
ＥＸＯＲ論理演算回路６の出力を論理記号で表現すると
理演算回路７、パルス発振器８、１／２分周器９から構
成されている論理演算手段の動作について説明する。第
一のパルス幅変換手段２の出力信号は２値化されている
ので、いま、ハイレベルであるという命題をＡ、同様に
第二のパルス幅変換手段３の出力信号がハイレベルであ
るという命題をＢと表わすことにする。入力がＡとＢの
ＥＸＯＲ論理演算回路６の出力を論理記号で表現すると
【００１１】
【数１】 Ａ・＋・Ｂ （１） となる。図２（ａ）に示すように第一の分周器４の出力
パルス信号の１周期を２ｔa とするとき、第一のパルス
幅変換手段２は被乗算入力信号レベルに応じてパルス幅
Ｔa （＝ｔa ＋τa ）のパルス信号に変換する。ここ
で、τa は入力端子１１の被乗算入力信号レベルに比例
する値である。一方、図２（ｂ）に示すように第二の分
周器５の出力パルス信号の１周期を２ｔb とするとき、
第二のパルス幅変換手段３は被乗算入力信号レベルに応
じてパルス幅Ｔb （＝ｔb ＋τb ）のパルス信号に変換
する。ここで、τb は入力端子１２の被乗算入力信号レ
ベルに比例する値である。ここで、パルス周期２ｔa と
パルス周期２ｔb とは等しくない非常に近い値に設定さ
れている。パルス発振器８から出力されるパルスの単位
時間当りのパルス数をＦとすると（図２（ｃ）参照）、
ＡＮＤ論理演算回路７から出力されるパルス数Ｐは全期
間に対するＥＸＯＲ論理演算回路６の出力が真である期
間の割合を乗じた値であるから、
パルス信号の１周期を２ｔa とするとき、第一のパルス
幅変換手段２は被乗算入力信号レベルに応じてパルス幅
Ｔa （＝ｔa ＋τa ）のパルス信号に変換する。ここ
で、τa は入力端子１１の被乗算入力信号レベルに比例
する値である。一方、図２（ｂ）に示すように第二の分
周器５の出力パルス信号の１周期を２ｔb とするとき、
第二のパルス幅変換手段３は被乗算入力信号レベルに応
じてパルス幅Ｔb （＝ｔb ＋τb ）のパルス信号に変換
する。ここで、τb は入力端子１２の被乗算入力信号レ
ベルに比例する値である。ここで、パルス周期２ｔa と
パルス周期２ｔb とは等しくない非常に近い値に設定さ
れている。パルス発振器８から出力されるパルスの単位
時間当りのパルス数をＦとすると（図２（ｃ）参照）、
ＡＮＤ論理演算回路７から出力されるパルス数Ｐは全期
間に対するＥＸＯＲ論理演算回路６の出力が真である期
間の割合を乗じた値であるから、
【００１２】
【数２】 第１項は定数であってパルス発振器８の単位時間当りの
パルス数Ｆの１／２、第２項はｔa ，ｔb が既知の定数
であるから２つの被乗算入力信号レベルの積に比例した
パルス数を表わす。
パルス数Ｆの１／２、第２項はｔa ，ｔb が既知の定数
であるから２つの被乗算入力信号レベルの積に比例した
パルス数を表わす。
【００１３】したがって、図２（ｄ）に示す如き１／２
分周器９の出力パルス数（１／２）ＦからＰT を減ずる
ことによって Ｐ＝（１／２）Ｆ−ＰT ＝（τa ・τb ）Ｆ／２ｔa ・ｔb （３） が得られるので、２つの被乗算入力信号レベルの積に比
例したパルス数を得ることができる。
分周器９の出力パルス数（１／２）ＦからＰT を減ずる
ことによって Ｐ＝（１／２）Ｆ−ＰT ＝（τa ・τb ）Ｆ／２ｔa ・ｔb （３） が得られるので、２つの被乗算入力信号レベルの積に比
例したパルス数を得ることができる。
【００１４】したがって、以上のような実施例の構成に
よれば、２つのパルス幅変換手段２、３へ供給するパル
スの周波数を分周器によって正確に設定、維持すること
ができるので、正確な乗算結果を求めることができる。
また、ディジタル的な分周を採用しているので、周波数
の微調整をする必要がなく、周囲温度の影響を受けるこ
ともない。
よれば、２つのパルス幅変換手段２、３へ供給するパル
スの周波数を分周器によって正確に設定、維持すること
ができるので、正確な乗算結果を求めることができる。
また、ディジタル的な分周を採用しているので、周波数
の微調整をする必要がなく、周囲温度の影響を受けるこ
ともない。
【００１５】図３は本発明の他の実施例であって、タイ
ミング回路１０を追加して所定のタイミングで第一の分
周器４および第二の分周器５をリセットするようになっ
ている。分周器をアナログ回路で構成する場合に両分周
器の出力パルスの周波数差が整数値にならないことがあ
り得るが、本実施例によれば所定のタイミングで第一の
分周器４および第二の分周器５をリセットするので、同
期ずれを防止することができる。
ミング回路１０を追加して所定のタイミングで第一の分
周器４および第二の分周器５をリセットするようになっ
ている。分周器をアナログ回路で構成する場合に両分周
器の出力パルスの周波数差が整数値にならないことがあ
り得るが、本実施例によれば所定のタイミングで第一の
分周器４および第二の分周器５をリセットするので、同
期ずれを防止することができる。
【００１６】また、Ｄ−Ａコンバータを用いて上述の回
路を構成することもでき、図１の実施例と同様の効果を
得ることができる。さらに、スイッチドキャパシタ回路
などによるＬＳＩ化をすることにより小型化が可能にな
る。
路を構成することもでき、図１の実施例と同様の効果を
得ることができる。さらに、スイッチドキャパシタ回路
などによるＬＳＩ化をすることにより小型化が可能にな
る。
【００１７】以上説明したように本発明によれば、パル
ス幅変調された二つのパルスが長時間かけてまんべんな
く混合されるので（長時間同期しないパルス列がＥＸＯ
Ｒ論理演算されるので）、高精度の乗算結果を得ること
ができる。
ス幅変調された二つのパルスが長時間かけてまんべんな
く混合されるので（長時間同期しないパルス列がＥＸＯ
Ｒ論理演算されるので）、高精度の乗算結果を得ること
ができる。
【図１】本発明の一実施例における構成を示すブロック
図である。
図である。
【図２】図１の実施例のタイミングチャートである。
【図３】本発明の他の実施例における構成を示すブロッ
ク図である。
ク図である。
【図４】従来例の構成を示すブロック図である。
１ パルス発生手段 ２ 第一のパルス幅変換手段 ３ 第二のパルス幅変換手段 ４ 第一の分周器 ５ 第二の分周器 ６ ＥＸＯＲ論理演算回路 ７ ＡＮＤ論理演算回路 ８ パルス発振器 ９ １／２分周器 １０ タイミング回路
Claims (2)
- 【請求項１】 パルス信号を発生するパルス発生手段
と、このパルス発生手段に基づく信号を第一の被乗算入
力信号レベルに応じて変位させる第一のパルス幅変換手
段と、前記パルス発生手段に基づく信号を第二の被乗算
入力信号レベルに応じて変位させる第二のパルス幅変換
手段と、前記第一のパルス幅変換手段と前記第二のパル
ス幅変換手段から出力されるパルス信号との論理演算を
行って第一の被乗算入力信号レベルと第二の被乗算入力
信号レベルとの積に比例する出力信号を得る論理演算手
段とを有する乗算器において、 前記第一のパルス幅変換手段は、前記パルス発生手段か
らのパルス信号を１／Ｓ（Ｓは自然数）に分周する第一
の分周器と、分周された分周信号を三角波状信号に変換
する第一の積分手段と、第一の積分手段により変換され
た三角波状信号の振幅中心を接地電位とする第一の反転
増幅手段と、この反転増幅手段からの三角波状信号の振
幅中心の変動を抽出し前記第一の積分手段へフィ−ドバ
ックする第二の積分手段と、第二の積分手段の出力信号
と前記第一の被乗算入力信号に基づいて第一の被乗算入
力信号レベルに比例したパルス幅のパルス信号に変換す
る第一の変換手段とを備え、 前記第二のパルス幅変換手段は、前記パルス発生手段か
らのパルス信号を１／（Ｓ＋ｓ）（ｓはｓ＜Ｓなる自然
数）に分周する第二の分周器と、分周された分周信号を
三角波状信号に変換する第三の積分手段と、第三の積分
手段により変換された三角波状信号の振幅中心を接地電
位とする第二の反転増幅手段と、この反転増幅手段から
の三角波状信号の振幅中心の変動を抽出し前記第三の積
分手段へフィ−ドバックする第四の積分手段と、第四の
積分手段の出力信号と前記第二の被乗算入力信号に基づ
いて第二の被乗算入力信号レベルに比例したパルス幅の
パルス信号に変換する第二の変換手段 とを備えたことを
特徴とする乗算器。 - 【請求項２】 所定の時間経過すると前記第一の分周器
および前記第二の分周器をリセットする信号を出力する
タイミング手段を備えたことを特徴とする請求項１記載
の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127630A JP2539157B2 (ja) | 1993-05-31 | 1993-05-31 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127630A JP2539157B2 (ja) | 1993-05-31 | 1993-05-31 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06337776A JPH06337776A (ja) | 1994-12-06 |
| JP2539157B2 true JP2539157B2 (ja) | 1996-10-02 |
Family
ID=14964848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5127630A Expired - Fee Related JP2539157B2 (ja) | 1993-05-31 | 1993-05-31 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2539157B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0646415B2 (ja) * | 1984-10-23 | 1994-06-15 | 株式会社東芝 | 乗算回路 |
| JPH0821049B2 (ja) * | 1987-09-24 | 1996-03-04 | 株式会社東芝 | 乗算器 |
| JPH0497620A (ja) * | 1990-08-15 | 1992-03-30 | Tokico Ltd | 位相同期回路 |
-
1993
- 1993-05-31 JP JP5127630A patent/JP2539157B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06337776A (ja) | 1994-12-06 |
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