JPS5829221A - デジタル/アナログ変換法 - Google Patents
デジタル/アナログ変換法Info
- Publication number
- JPS5829221A JPS5829221A JP56127457A JP12745781A JPS5829221A JP S5829221 A JPS5829221 A JP S5829221A JP 56127457 A JP56127457 A JP 56127457A JP 12745781 A JP12745781 A JP 12745781A JP S5829221 A JPS5829221 A JP S5829221A
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- signal
- pulse
- time
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル信号をアナログ信号に変換するデジタ
ル/アナログ変換(以下D/A変換)法に関する。
ル/アナログ変換(以下D/A変換)法に関する。
従来、D/A変換法の一方法として、サンプリングした
デジタル信号をそのデータ値に対応するパルス幅をもつ
パルス幅信号に変換後、平滑フィルタを通すことにより
アナログ信号に復調する方法が提案されているが、この
方法は回路に高精度部品を使わないできわめて高い変換
精度が得られるという優れたオリ点をもつ反面、パルス
幅信号のパルス形成法が適切でないとデータ値に対応す
るパルス幅の精度がいくら高くても高域周波数において
歪を発生すると共に、また変換するデジタル信号のビッ
ト数が大きくなると変換速度が遅くなるという欠点をも
っている。
デジタル信号をそのデータ値に対応するパルス幅をもつ
パルス幅信号に変換後、平滑フィルタを通すことにより
アナログ信号に復調する方法が提案されているが、この
方法は回路に高精度部品を使わないできわめて高い変換
精度が得られるという優れたオリ点をもつ反面、パルス
幅信号のパルス形成法が適切でないとデータ値に対応す
るパルス幅の精度がいくら高くても高域周波数において
歪を発生すると共に、また変換するデジタル信号のビッ
ト数が大きくなると変換速度が遅くなるという欠点をも
っている。
即ち、従来においてはデジタル信号をパルス幅信号に変
換する場合、パルス幅信号のパルス幅はサンプリングに
、よるサンプリング時間からの時間幅で決定されていた
ため、パルス幅信号のパルス幅中心はデジタル信号のデ
ータ値に応じてサンプリング周期毎に変化する。このた
め、フィルタを通して復調されるアナログ波形は原アナ
ログ波形に比べ、レベルが増加する部分では伸張、逆に
レベルが減少する部分では圧縮されて歪んだものとなり
、特にこの歪は高域周波数において顕著となる。
換する場合、パルス幅信号のパルス幅はサンプリングに
、よるサンプリング時間からの時間幅で決定されていた
ため、パルス幅信号のパルス幅中心はデジタル信号のデ
ータ値に応じてサンプリング周期毎に変化する。このた
め、フィルタを通して復調されるアナログ波形は原アナ
ログ波形に比べ、レベルが増加する部分では伸張、逆に
レベルが減少する部分では圧縮されて歪んだものとなり
、特にこの歪は高域周波数において顕著となる。
また、変換速度の問題については、処理するデジタル信
号を重みの大きい上位ビットと重みの小さい下位ビット
の組合せで形成し、それぞれ上位ビットと下位−ビット
に二分割してそのデータ値に対応するパルス幅をもつ上
位パルス幅信号及び下位パルス幅信号に変換後、さらに
下位パルス幅信号に上位ビットに対する下位ビットの重
みに相応する所定の減衰を与えた後筒゛パルス幅信号を
合成することにより変換速度を早めることか考えられる
。
号を重みの大きい上位ビットと重みの小さい下位ビット
の組合せで形成し、それぞれ上位ビットと下位−ビット
に二分割してそのデータ値に対応するパルス幅をもつ上
位パルス幅信号及び下位パルス幅信号に変換後、さらに
下位パルス幅信号に上位ビットに対する下位ビットの重
みに相応する所定の減衰を与えた後筒゛パルス幅信号を
合成することにより変換速度を早めることか考えられる
。
なお、かかる上位ビットと下位ビットの組合せによるA
/D及びD/A’変換については、本出願人の出願に係
る特願昭55−182447号[A/D及びD/A変換
方式]或いは特願昭56−031493号 [積分型A
/D変換器」が診考とされるものである。
/D及びD/A’変換については、本出願人の出願に係
る特願昭55−182447号[A/D及びD/A変換
方式]或いは特願昭56−031493号 [積分型A
/D変換器」が診考とされるものである。
然しなから、上位ビットと下位ビットから成るデジタル
信号においては、サンプリング信号のレベルが増加又は
減少する方向にある場合、下位ビットから上位ビットへ
の繰上り又は上位ビットから下位ピントへの繰下りが起
こるが、このとき繰上り又は繰下りにより増加又は減少
する上位パルス幅信号のパルス幅の増加又は減少時刻と
、繰上り又は繰下りにより消滅又は発生する下位パルス
幅信号のパルスの中心との関係が適切でないと雑音状の
歪を発生する。上位ビットへの繰上ゆが起こる場合のこ
の歪の発生につき第1図を用いて詳述すると、サンプリ
ング信号のレベルが増加方向にあって上位ビットへの繰
上りが起こると、第1図(a)に示すごとく、上位パル
ス幅信゛号aにおいては両パルス端でそれぞれパルス面
積でSaだけ増加し、また所定の減衰が与えられた下位
パルス幅信号すは消滅する。なお、実際にはパルス面積
2Saは消滅した下位パルス幅信号すのパルス面積2S
bよりも下位パルス幅信号の最小単位に相当する面積だ
け広いが簡単のため側面積が等しいとして考えも繰上り
が発生した時点においては上位パルス幅信号aと下位パ
ルス幅信号すはそのままで、第1図rb)に示すごとく
、パルス面積Saを与えるパルスa2:下位パルス幅信
号すの負パルスb′が発生したことになる。そこでフー
リエ解析によりパルスa′とパルスb′の周波数特性を
求めると、第1図(C)に示すように、パルスa′とパ
ルスb′はそのパルス面積は等しいが、そのエネルギー
はパルスa′の方が大きく、さらにエネルギー差は高周
波域において生じるものの、可聴域においては両者のエ
ネルギーは略等しいものであることが分かる。
信号においては、サンプリング信号のレベルが増加又は
減少する方向にある場合、下位ビットから上位ビットへ
の繰上り又は上位ビットから下位ピントへの繰下りが起
こるが、このとき繰上り又は繰下りにより増加又は減少
する上位パルス幅信号のパルス幅の増加又は減少時刻と
、繰上り又は繰下りにより消滅又は発生する下位パルス
幅信号のパルスの中心との関係が適切でないと雑音状の
歪を発生する。上位ビットへの繰上ゆが起こる場合のこ
の歪の発生につき第1図を用いて詳述すると、サンプリ
ング信号のレベルが増加方向にあって上位ビットへの繰
上りが起こると、第1図(a)に示すごとく、上位パル
ス幅信゛号aにおいては両パルス端でそれぞれパルス面
積でSaだけ増加し、また所定の減衰が与えられた下位
パルス幅信号すは消滅する。なお、実際にはパルス面積
2Saは消滅した下位パルス幅信号すのパルス面積2S
bよりも下位パルス幅信号の最小単位に相当する面積だ
け広いが簡単のため側面積が等しいとして考えも繰上り
が発生した時点においては上位パルス幅信号aと下位パ
ルス幅信号すはそのままで、第1図rb)に示すごとく
、パルス面積Saを与えるパルスa2:下位パルス幅信
号すの負パルスb′が発生したことになる。そこでフー
リエ解析によりパルスa′とパルスb′の周波数特性を
求めると、第1図(C)に示すように、パルスa′とパ
ルスb′はそのパルス面積は等しいが、そのエネルギー
はパルスa′の方が大きく、さらにエネルギー差は高周
波域において生じるものの、可聴域においては両者のエ
ネルギーは略等しいものであることが分かる。
従って、パルスa′の発生時刻とパルスb′のパルス中
心が一致していないと、完全に正負の相殺が行なわれず
、上述の二盆割変換法では雑音状の歪が発生することに
なるが、このことは下位ビットへの繰下りが起こるとき
も同様である。
心が一致していないと、完全に正負の相殺が行なわれず
、上述の二盆割変換法では雑音状の歪が発生することに
なるが、このことは下位ビットへの繰下りが起こるとき
も同様である。
本発明は、かかるデジタル信号をパルス幅信号に変換後
アナログ信号に復調するD/A変換法における歪及び変
換速度の開門を解決するものであり、以下その実施例を
も二で詳述する。
アナログ信号に復調するD/A変換法における歪及び変
換速度の開門を解決するものであり、以下その実施例を
も二で詳述する。
第2図は本発明D/A変換法を実現するD/A変換回路
の一実施例のブロック図を示すもので、上位ビットが8
ピント、下位ヒツトが7ビツトの計15ビットからなる
デジタル信号をアナログl信号に変換する例である。な
お、図中の太線はデジタル信号線の束を示す。図におい
て、1は水晶発振子を用いたクロック発生器、また2は
768(256X3)進カウンタ回路であり、このカウ
ンタ回路2がクロック発生器1の出力するクロックパル
スC1を768個カウントする期間が一サンプリング周
期に相当する。3及び4はサンプリングした上位ピッl
−8B及び下位ビット7Bのデジタル信号をそれぞれ記
憶するためのラッチ回路、256 N N N % 6
4 a % 64 b % 64−V、及びMはそれぞ
れ所要のカウンタで構成されたカウンタ回路、また5及
び6は上位パルス幅信号及び下位パルス幅信号を発生す
るセットリセットフリップフロップ回路(以下5R−F
F回路)をそれぞれ示す。
の一実施例のブロック図を示すもので、上位ビットが8
ピント、下位ヒツトが7ビツトの計15ビットからなる
デジタル信号をアナログl信号に変換する例である。な
お、図中の太線はデジタル信号線の束を示す。図におい
て、1は水晶発振子を用いたクロック発生器、また2は
768(256X3)進カウンタ回路であり、このカウ
ンタ回路2がクロック発生器1の出力するクロックパル
スC1を768個カウントする期間が一サンプリング周
期に相当する。3及び4はサンプリングした上位ピッl
−8B及び下位ビット7Bのデジタル信号をそれぞれ記
憶するためのラッチ回路、256 N N N % 6
4 a % 64 b % 64−V、及びMはそれぞ
れ所要のカウンタで構成されたカウンタ回路、また5及
び6は上位パルス幅信号及び下位パルス幅信号を発生す
るセットリセットフリップフロップ回路(以下5R−F
F回路)をそれぞれ示す。
さらに7はSR,−FF回路6の発生する下位パルス幅
信号を上位ビットに対する下位ビットの重みに応じてこ
の場合lA28に減衰する減衰回路、8は上位パルス幅
信号と減衰された下位パルス幅信号を合成するミキサー
回路、また9はミキサー回路8の出力を平滑し出力端子
10にアナログ信号を出力するフィルタ回路である。
信号を上位ビットに対する下位ビットの重みに応じてこ
の場合lA28に減衰する減衰回路、8は上位パルス幅
信号と減衰された下位パルス幅信号を合成するミキサー
回路、また9はミキサー回路8の出力を平滑し出力端子
10にアナログ信号を出力するフィルタ回路である。
第3図はこのD/A変換回路の動作を説明するためのタ
イムチャートを示し、図においてクロックパルスOpに
ついて付した数字はパルス数を表わすものであるが、以
下の説明においてこのパルス数を時刻1の表現に用いる
。
イムチャートを示し、図においてクロックパルスOpに
ついて付した数字はパルス数を表わすものであるが、以
下の説明においてこのパルス数を時刻1の表現に用いる
。
−サンプリング周期の適当な時刻、実施例では時刻76
7にお゛いて上位ピッ) 8B及び下位ピッ) 7Bの
デジタル信号がそれぞれラッチ回路3及び4に先ず分割
してラッチさi、次の一サンプリング周期の開始時刻0
でカウンタ回路256−Nが動作を開始する。ここでN
及びMはそれぞれサンプリングされた上位ピッ) 8B
及び下位ピッ) 7Bのデジタル信号を10進数で表わ
すデータ値として定義され、それ゛ぞれ8ビツト及び7
ビツトからなる本実施例ではO〜255及び0−127
の値をとるものである。いまランチ回路3には10進数
でN=100の上位ピッl−8Bが、またラッチ回路4
には同様に10進数でM=100の下位ピッ) 7Bが
それぞれランチされたとすると、カウンタ回路256−
Nはクニック、パールスcpを256−100 = 1
56パルスカウントして即ち時刻156で動作を終了す
る。カウンタ回路256−Nの動作が終了すると、カウ
ンタ回路64aと64−一の動作が開始され、カウンタ
回路64aはクロックパルスCpを64パルスカウント
して即ち時刻156 +64 = 220で、まだカウ
ンタ回路64−TはクロックパルスOp ヲ64−−
T=14パルスカウントして即ち時刻156+ 14
= 170でそれぞれその動作を終了する。5R−FF
回路6はカウンタ回路644の動作が終了する時刻17
0でセットされ、同時にこの時刻170で動作を開始す
るカウンタ回路MがクロックパルスCpを100パルス
カウントして即ち時刻170+100=270でその動
作を終了するとリセットされることにより下位パルス幅
信号を発生する。また、5R−FF回路5はカウンタ回
路64aの動作が終了する時刻220でセットされ、時
刻P84におけるカウンタ回路1からの信号により動作
を開始するカウンタ回路Nがクロックパルスcpヲ10
0パルスカウントシてその動作を終了する時刻384
+ 100 = 484で動作を開始するカウンタ回路
64bがクロックパルスCpヲ64 パルスカウントし
て時刻484864 =548でその動作を終了すると
リセットされることによ・ り上位パルス幅信号を発
生する。ここで、カウンタ回路Nの動作が終了する時刻
484でカウンタ回路64−−8が再びその動作を開始
し、前述と同様にクロックパルスCpを14パルスカウ
ントして時刻484+14 = 498 で動作を終了
するため、カウンタ回路Mが動作を開始すると共に、5
R−FF回路6は再び時刻498でセットされ、カウン
タ回路Mが動作を終了する時刻498+100=598
でリセットされることにより、下位パルス幅信号を再び
発生する。
7にお゛いて上位ピッ) 8B及び下位ピッ) 7Bの
デジタル信号がそれぞれラッチ回路3及び4に先ず分割
してラッチさi、次の一サンプリング周期の開始時刻0
でカウンタ回路256−Nが動作を開始する。ここでN
及びMはそれぞれサンプリングされた上位ピッ) 8B
及び下位ピッ) 7Bのデジタル信号を10進数で表わ
すデータ値として定義され、それ゛ぞれ8ビツト及び7
ビツトからなる本実施例ではO〜255及び0−127
の値をとるものである。いまランチ回路3には10進数
でN=100の上位ピッl−8Bが、またラッチ回路4
には同様に10進数でM=100の下位ピッ) 7Bが
それぞれランチされたとすると、カウンタ回路256−
Nはクニック、パールスcpを256−100 = 1
56パルスカウントして即ち時刻156で動作を終了す
る。カウンタ回路256−Nの動作が終了すると、カウ
ンタ回路64aと64−一の動作が開始され、カウンタ
回路64aはクロックパルスCpを64パルスカウント
して即ち時刻156 +64 = 220で、まだカウ
ンタ回路64−TはクロックパルスOp ヲ64−−
T=14パルスカウントして即ち時刻156+ 14
= 170でそれぞれその動作を終了する。5R−FF
回路6はカウンタ回路644の動作が終了する時刻17
0でセットされ、同時にこの時刻170で動作を開始す
るカウンタ回路MがクロックパルスCpを100パルス
カウントして即ち時刻170+100=270でその動
作を終了するとリセットされることにより下位パルス幅
信号を発生する。また、5R−FF回路5はカウンタ回
路64aの動作が終了する時刻220でセットされ、時
刻P84におけるカウンタ回路1からの信号により動作
を開始するカウンタ回路Nがクロックパルスcpヲ10
0パルスカウントシてその動作を終了する時刻384
+ 100 = 484で動作を開始するカウンタ回路
64bがクロックパルスCpヲ64 パルスカウントし
て時刻484864 =548でその動作を終了すると
リセットされることによ・ り上位パルス幅信号を発
生する。ここで、カウンタ回路Nの動作が終了する時刻
484でカウンタ回路64−−8が再びその動作を開始
し、前述と同様にクロックパルスCpを14パルスカウ
ントして時刻484+14 = 498 で動作を終了
するため、カウンタ回路Mが動作を開始すると共に、5
R−FF回路6は再び時刻498でセットされ、カウン
タ回路Mが動作を終了する時刻498+100=598
でリセットされることにより、下位パルス幅信号を再び
発生する。
かかるD/A変換回路によれば、第3図からも明らかな
ように、上位パルス幅信号は−サンプリング周期の一定
の時刻384をパルス幅中心とするパルスとして、また
下位パルス幅信号は上位パルス幅信号の両パルス端をパ
ルス幅中心とするパルスとして形成され、この関係はサ
ンプリングされる上位ピッ) 8B及び下位ビット7B
の各データ値セあるN及びMの値が変化しても変わらず
、上位パルス幅信号は時刻38・1をパルス幅中心とし
サンプリングされた上位ビットのデータ値に応答してそ
のパルス幅が変化し、また下位パルス幅信号はかかる上
位パルス幅信号の両パルス端をパルス幅中心とし、サン
プリングされた下位ビットのデータ値に応答してそのパ
ルス幅が変化する。
ように、上位パルス幅信号は−サンプリング周期の一定
の時刻384をパルス幅中心とするパルスとして、また
下位パルス幅信号は上位パルス幅信号の両パルス端をパ
ルス幅中心とするパルスとして形成され、この関係はサ
ンプリングされる上位ピッ) 8B及び下位ビット7B
の各データ値セあるN及びMの値が変化しても変わらず
、上位パルス幅信号は時刻38・1をパルス幅中心とし
サンプリングされた上位ビットのデータ値に応答してそ
のパルス幅が変化し、また下位パルス幅信号はかかる上
位パルス幅信号の両パルス端をパルス幅中心とし、サン
プリングされた下位ビットのデータ値に応答してそのパ
ルス幅が変化する。
なお、下位ビットのデータ値Mが奇数の時、iの値は割
りきれず切捨となるが実用上問題はない。また、上位パ
ルス幅信号のパルス幅は上述の実施例の゛場合では38
4− (256−N) −64+N十64 = 128
+2Nとなり上位ビットのデータ値Nに比例する部分と
定数の和で決定されるのに対し、下位パルス幅信号のパ
ルス幅は2Mとなり、M=0の場合5R−FF回路6の
出力が0となるが、実際にはこれに適当な定数例えば1
を加えた値となるように形成した方が直線性がよくなる
。
りきれず切捨となるが実用上問題はない。また、上位パ
ルス幅信号のパルス幅は上述の実施例の゛場合では38
4− (256−N) −64+N十64 = 128
+2Nとなり上位ビットのデータ値Nに比例する部分と
定数の和で決定されるのに対し、下位パルス幅信号のパ
ルス幅は2Mとなり、M=0の場合5R−FF回路6の
出力が0となるが、実際にはこれに適当な定数例えば1
を加えた値となるように形成した方が直線性がよくなる
。
以上の本発明D/A変換法によれば、デジタル信号をパ
ルス幅信号に変換後平滑用フィルタを通してアナログ信
号に復調する従来のD/A変換法の利点を生かすと共に
、処理するビット数にかかわらず高い変換速度をもち、
かつ歪のきわめて少ないD/A変換を行なうことができ
る。 、
ルス幅信号に変換後平滑用フィルタを通してアナログ信
号に復調する従来のD/A変換法の利点を生かすと共に
、処理するビット数にかかわらず高い変換速度をもち、
かつ歪のきわめて少ないD/A変換を行なうことができ
る。 、
第1図は本発明の説明に供する図、第2図は本発明D/
A変換法を実現するD/A変換回路の一実施例のブロッ
ク図、及び第3図は第2図のD/A変換回路の動作説明
に供するタイムチャートをそれぞれ示す。 8B・・・上位ビット、7B・・・下位ビット、1・・
・クロック発生器、2.256−N、 N、 64□、
64b、 64−2% M・・・カウンタ回路、3.4
・・・ラッチ回路、5.6・・・セットリセットフリソ
、プフロップ回路、7・′・減衰回路、8・・ミキサ
ー回路、9・・・平滑用フィルタ、Cp・・・クロック
パルス。 特許出願人 ナカミチ株式会社 代表者 中道・・仁部
A変換法を実現するD/A変換回路の一実施例のブロッ
ク図、及び第3図は第2図のD/A変換回路の動作説明
に供するタイムチャートをそれぞれ示す。 8B・・・上位ビット、7B・・・下位ビット、1・・
・クロック発生器、2.256−N、 N、 64□、
64b、 64−2% M・・・カウンタ回路、3.4
・・・ラッチ回路、5.6・・・セットリセットフリソ
、プフロップ回路、7・′・減衰回路、8・・ミキサ
ー回路、9・・・平滑用フィルタ、Cp・・・クロック
パルス。 特許出願人 ナカミチ株式会社 代表者 中道・・仁部
Claims (1)
- 上位ビット及び下位ビットから成るデジタル信号を該上
位ビットと下位ビットに分割してサンプリングし、この
サンプリングした前記上位ビット及び下位ビットの各デ
ジタル信号をそのデータ値に応答するパルス幅をもつ上
位パルス幅信号及び下位パルス幅信号にそれぞれ変換後
、両パルス幅信号を合成して平滑用フィルタを通過させ
ることにより前記上位ビット及び下位ビットから成るデ
ジタル信号をアナログ信号に変換するデジタル/アナロ
グ変換法であり、前記上位パルス幅信号はサンプリング
周期の一定の時刻をパルス幅中心とし前記上位ビットの
データ値に応答してそのパルス幅が変化するパルスとし
て、また、前記下位パルス幅信号は前記上位パルス幅信
号の両パルス端においてそれぞれ各パルス端をパルス幅
中心とし、前記下位ビットのデータ値に応答してそのパ
ルス幅が変化するパルスとしてそれぞれ形成されること
を特徴とするデジタル/アナログ変換法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56127457A JPS5829221A (ja) | 1981-08-14 | 1981-08-14 | デジタル/アナログ変換法 |
US06/406,214 US4536743A (en) | 1981-08-14 | 1982-08-09 | Method of converting a digital signal into an analog signal and a digital-to-analog converter therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56127457A JPS5829221A (ja) | 1981-08-14 | 1981-08-14 | デジタル/アナログ変換法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5829221A true JPS5829221A (ja) | 1983-02-21 |
JPS6156651B2 JPS6156651B2 (ja) | 1986-12-03 |
Family
ID=14960396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56127457A Granted JPS5829221A (ja) | 1981-08-14 | 1981-08-14 | デジタル/アナログ変換法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4536743A (ja) |
JP (1) | JPS5829221A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6116626A (ja) * | 1983-12-20 | 1986-01-24 | アメリカン マイクロシステムズ,インコ−ポレイテツド | パルス幅変調を使用したデジタル・アナログ変換器 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1289666C (en) * | 1983-10-25 | 1991-09-24 | Masashi Takeda | Digital-to-analog converting system |
US4910670A (en) * | 1984-01-20 | 1990-03-20 | Apple Computer, Inc. | Sound generation and disk speed control apparatus for use with computer systems |
JPH01160434U (ja) * | 1988-04-22 | 1989-11-07 | ||
US5406284A (en) * | 1992-12-31 | 1995-04-11 | Monolith Technologies Corporation | Methods and apparatus for the quantization and analog conversion of digital signals |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6013583B2 (ja) * | 1977-09-29 | 1985-04-08 | 松下電器産業株式会社 | D−a変換装置 |
-
1981
- 1981-08-14 JP JP56127457A patent/JPS5829221A/ja active Granted
-
1982
- 1982-08-09 US US06/406,214 patent/US4536743A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6116626A (ja) * | 1983-12-20 | 1986-01-24 | アメリカン マイクロシステムズ,インコ−ポレイテツド | パルス幅変調を使用したデジタル・アナログ変換器 |
Also Published As
Publication number | Publication date |
---|---|
US4536743A (en) | 1985-08-20 |
JPS6156651B2 (ja) | 1986-12-03 |
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