JPS6128258A - Ｆｓｋ復調回路 - Google Patents
Ｆｓｋ復調回路Info
- Publication number
- JPS6128258A JPS6128258A JP14757484A JP14757484A JPS6128258A JP S6128258 A JPS6128258 A JP S6128258A JP 14757484 A JP14757484 A JP 14757484A JP 14757484 A JP14757484 A JP 14757484A JP S6128258 A JPS6128258 A JP S6128258A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- logic means
- output signal
- input
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
- H04L27/156—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width
- H04L27/1563—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width using transition or level detection
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はｒｓＫｇ調回路調量路、特にディジタル回路
のみで構成したＦＳＸ復調回路に関するものである。
のみで構成したＦＳＸ復調回路に関するものである。
従来、Ｆ８に復調回路は一般によく知られているように
、複同調回路を使用した周波数弁別器やパルスカウント
方式による復調回路が使用されている。
、複同調回路を使用した周波数弁別器やパルスカウント
方式による復調回路が使用されている。
しかしながら、この複同調回路はＬＣ回路を用いるため
、回路の調整がめんどうであるうえ、温度による特性変
動をも考慮しなけ扛かならず、また回路に起因する遅延
ひずみも生ずるなど、回路を構成する上で検討しなけれ
ばならないことが沢山あシ、設計を行なう上で煩雑であ
った。一方、パルスカウント方式による復調回路は矩形
波を使用するので、複同調回路程複雑ではないが、復調
感度が使用するパルスの幅に比例するので、高周波を扱
う上では不利となる。しかも、パルスを補間する低域ｐ
波器の特性によって出力信号の振幅特性が左右されるの
で、設計の際、信号速度と帯域幅について充分考慮しな
ければならないなどの欠点があった。
、回路の調整がめんどうであるうえ、温度による特性変
動をも考慮しなけ扛かならず、また回路に起因する遅延
ひずみも生ずるなど、回路を構成する上で検討しなけれ
ばならないことが沢山あシ、設計を行なう上で煩雑であ
った。一方、パルスカウント方式による復調回路は矩形
波を使用するので、複同調回路程複雑ではないが、復調
感度が使用するパルスの幅に比例するので、高周波を扱
う上では不利となる。しかも、パルスを補間する低域ｐ
波器の特性によって出力信号の振幅特性が左右されるの
で、設計の際、信号速度と帯域幅について充分考慮しな
ければならないなどの欠点があった。
したがって、この発明の目的はすべてディジタル回路で
構成して回路の複雑な調整を必要とすることなく、シか
も使用する周波数の制限を受けることがない、新規なＦ
ＳＫ復調回路を提供するものである。
構成して回路の複雑な調整を必要とすることなく、シか
も使用する周波数の制限を受けることがない、新規なＦ
ＳＫ復調回路を提供するものである。
このような目的を達成するため、この発明はクロックパ
ルスを出力するクロック発生器と、アナログレベルのＦ
ＳＫ信号を所定レベルのディジタル信号に変換する信号
変換回路と、この信号変換回路の出力信号を前記クロッ
クパルスでゲーティングする第１の論理手段と、前記信
号変換回路の出力信号を反転する第２の論理手段と、前
記第１の論理手段の出力信号をカウントし、下記筒４の
論理手段の出力信号によってリセットする第３の論理手
段と、前記クロックパルスをカウントし、前記第２の論
理手段の出力信号によってリセットする第４の論理手段
と、第１の入力端子に前記第３の論理手段の出力信号が
入力し、第２の入力端子に前記クロックパルスが入力し
、第３の入力端子に前記第４の論理手段の出力信号が入
力し、セット状態を一時記憶する第５の論理手段と、第
１の入力端子に前記第４の論理手段の出力信号が入力し
、第２の入力端子に前記第５の論理手段の出力信号が入
力し、セット状態を一時記憶する第６の論理手段とを備
えるものであり、以下実施例を用いて詳細に説明する。
ルスを出力するクロック発生器と、アナログレベルのＦ
ＳＫ信号を所定レベルのディジタル信号に変換する信号
変換回路と、この信号変換回路の出力信号を前記クロッ
クパルスでゲーティングする第１の論理手段と、前記信
号変換回路の出力信号を反転する第２の論理手段と、前
記第１の論理手段の出力信号をカウントし、下記筒４の
論理手段の出力信号によってリセットする第３の論理手
段と、前記クロックパルスをカウントし、前記第２の論
理手段の出力信号によってリセットする第４の論理手段
と、第１の入力端子に前記第３の論理手段の出力信号が
入力し、第２の入力端子に前記クロックパルスが入力し
、第３の入力端子に前記第４の論理手段の出力信号が入
力し、セット状態を一時記憶する第５の論理手段と、第
１の入力端子に前記第４の論理手段の出力信号が入力し
、第２の入力端子に前記第５の論理手段の出力信号が入
力し、セット状態を一時記憶する第６の論理手段とを備
えるものであり、以下実施例を用いて詳細に説明する。
第１図はこの発明に係るＦＳＫ復調回路の一実施例を示
す回路図である。同図において、１はアナログレベルの
ＦＳＫ（Ｐｉ号が入力する入力端子、２はコンパレータ
で構成され、後述の各論理回路−３＝ が動作するレベルのディジタル信号（第３図（ａ）参照
）に変換する信号変換回路、３は第３図（ｂ）に示すク
ロックパルスを出力するクロック発生器、４はアンドゲ
ートで構成され、前記信号変換回路２の出力信号がこの
クロック発生器３のクロックパルスによりゲーティング
され、第３図（ｄ）に示す信号を出力する第１の論理手
段、５はインバータで構成され、前記信号変換回路２の
出力信号を反転し、第３図（ｃ）に示す反転信号を出力
する第２の論理手段、６は入力端子ＣＬＫ、リセット端
子Ｒ９および出力端子Ｑを備えたカウンタで構成され、
前記第１の論理手段４の出力信号をカウントし、第３図
（ｆ）に示す信号を出力する第３の論理手段、７は入力
端子ＣＬＫ 、リセット端子Ｒ１および出力端子Ｑを備
えたカウンタで構成され、入力端子ＣＬＫに入力する前
記クロックパルスをカウントし、リセット端子Ｒに第２
の論理手段５の出力信号が入力してリセットされ、第３
図（ｅ）Ｋ示す信号を出力する第４の論理手段、第１の
入力端子ＤＫ第３の論理手段６の出力信号が入力し、第
２の入力端子ＣＬＫにクロックパルスが入力し、第３の
入力端子Ｒに第４の論理手段Ｔの出力信号が入力するＤ
タイプのフリップフロップ回路で構成され、出力端子Ｑ
から第３図（１）に示す出力信号を出力する第５の論理
手段、９は第１の入力端子Ｓに第４の論理手段７の出力
信号が入力し、第２の入力端子Ｒに第５の論理手段８の
出力信号が入力するＲ−Ｓフリップフロップ回路で構成
され、出力端子Ｑから第３図（ｈ）に示す信号を出力す
る第６の論理手段、１０は出力端子である。
す回路図である。同図において、１はアナログレベルの
ＦＳＫ（Ｐｉ号が入力する入力端子、２はコンパレータ
で構成され、後述の各論理回路−３＝ が動作するレベルのディジタル信号（第３図（ａ）参照
）に変換する信号変換回路、３は第３図（ｂ）に示すク
ロックパルスを出力するクロック発生器、４はアンドゲ
ートで構成され、前記信号変換回路２の出力信号がこの
クロック発生器３のクロックパルスによりゲーティング
され、第３図（ｄ）に示す信号を出力する第１の論理手
段、５はインバータで構成され、前記信号変換回路２の
出力信号を反転し、第３図（ｃ）に示す反転信号を出力
する第２の論理手段、６は入力端子ＣＬＫ、リセット端
子Ｒ９および出力端子Ｑを備えたカウンタで構成され、
前記第１の論理手段４の出力信号をカウントし、第３図
（ｆ）に示す信号を出力する第３の論理手段、７は入力
端子ＣＬＫ 、リセット端子Ｒ１および出力端子Ｑを備
えたカウンタで構成され、入力端子ＣＬＫに入力する前
記クロックパルスをカウントし、リセット端子Ｒに第２
の論理手段５の出力信号が入力してリセットされ、第３
図（ｅ）Ｋ示す信号を出力する第４の論理手段、第１の
入力端子ＤＫ第３の論理手段６の出力信号が入力し、第
２の入力端子ＣＬＫにクロックパルスが入力し、第３の
入力端子Ｒに第４の論理手段Ｔの出力信号が入力するＤ
タイプのフリップフロップ回路で構成され、出力端子Ｑ
から第３図（１）に示す出力信号を出力する第５の論理
手段、９は第１の入力端子Ｓに第４の論理手段７の出力
信号が入力し、第２の入力端子Ｒに第５の論理手段８の
出力信号が入力するＲ−Ｓフリップフロップ回路で構成
され、出力端子Ｑから第３図（ｈ）に示す信号を出力す
る第６の論理手段、１０は出力端子である。
次に、上記構成によるＦＳＫ復調回路の動作について説
明する。いま、入力端子１に受信されるＦ８に信号の中
心周波数をｆ。とじ、マーク周波数をｆｍ、スペース周
波数をｆ、（ただし、ｆ□くｆ、）とすると、 ｆ ｅ−（１ｍ＋１８ ）／２ （１）であ
る。また、各周波数の周期を ｆｅ” ’／Ｔｃ ｔｍ−１／’ｒｍ ｔ８＝’Ａ’、 （２）とすると、こ
れらの関係は第２図（ａ）〜第２図（、）に示すことが
できる。
明する。いま、入力端子１に受信されるＦ８に信号の中
心周波数をｆ。とじ、マーク周波数をｆｍ、スペース周
波数をｆ、（ただし、ｆ□くｆ、）とすると、 ｆ ｅ−（１ｍ＋１８ ）／２ （１）であ
る。また、各周波数の周期を ｆｅ” ’／Ｔｃ ｔｍ−１／’ｒｍ ｔ８＝’Ａ’、 （２）とすると、こ
れらの関係は第２図（ａ）〜第２図（、）に示すことが
できる。
・一方、入力端子１に入力するＦＳＫ信号のキャリアは
一般に正弦波と考えられるので、信号変換回路２の出力
信号は第２図（ｂ）または第２図（、）に示す信号が得
られる。したがって、マーク周波数ｆｍ もしくはスペ
ース周波数Ｔｌｌが判別できればＦＳＸ信号を復脚する
ことができる。そこで、第３の論理手段６および第４の
論理手段Ｔのカウント数をそれぞれＮとし、りｐツク発
生器３のり四ツク周波数をｆｏ とすると、 ｆｏ−２×Ｎｘｆｅ （３）なる関係があ
るとき、次のようにしてＴ□とＴ。
一般に正弦波と考えられるので、信号変換回路２の出力
信号は第２図（ｂ）または第２図（、）に示す信号が得
られる。したがって、マーク周波数ｆｍ もしくはスペ
ース周波数Ｔｌｌが判別できればＦＳＸ信号を復脚する
ことができる。そこで、第３の論理手段６および第４の
論理手段Ｔのカウント数をそれぞれＮとし、りｐツク発
生器３のり四ツク周波数をｆｏ とすると、 ｆｏ−２×Ｎｘｆｅ （３）なる関係があ
るとき、次のようにしてＴ□とＴ。
を分離することができる。まず、入力端子１に入力する
ＦＳＸ信号のマーク周波数ｆｍの場合、第４の論理手段
Ｔの動作はそのリセット端子Ｒが低レベルのとき、入力
端子ＣＬＫに入力するクロックパルスをカウントするが
、Ｔｃ ／ ２ ＜ Ｔｍ／ ２であるから、リセット
端子Ｒが高レベルになる前にカウント動作が終シ、出力
端子Ｑが高レベルとなる。そして、リセット端子Ｒが高
レベルになると、この第４０論理手段Ｔはリセットされ
、出力端子Ｑは再び低レベルになる。したがって、この
第４の論理手段ＴＯ出力端子Ｑから第３図（・）に示す
出力信号が出力される。一方、第３の論理手段６の動作
は、そのリセット端子Ｒが低レベルのとき、入力端子Ｃ
ＬＫに入力するクロックパルスをカウントするが、この
リセット端子Ｒにはｔｉ４の論理手段Ｔの出力信号が入
力するため、この第４の論理手段Ｔのカウント動作が終
ると同時に、この第３の論理手段Ｂのリセット端子Ｒは
高レベルになるので、この第３の論理手段６０力ウント
動作が終了する。したがって、その出力端子Ｑから第３
図（ｆ）に示すように何んら出力信号が出力されない。
ＦＳＸ信号のマーク周波数ｆｍの場合、第４の論理手段
Ｔの動作はそのリセット端子Ｒが低レベルのとき、入力
端子ＣＬＫに入力するクロックパルスをカウントするが
、Ｔｃ ／ ２ ＜ Ｔｍ／ ２であるから、リセット
端子Ｒが高レベルになる前にカウント動作が終シ、出力
端子Ｑが高レベルとなる。そして、リセット端子Ｒが高
レベルになると、この第４０論理手段Ｔはリセットされ
、出力端子Ｑは再び低レベルになる。したがって、この
第４の論理手段ＴＯ出力端子Ｑから第３図（・）に示す
出力信号が出力される。一方、第３の論理手段６の動作
は、そのリセット端子Ｒが低レベルのとき、入力端子Ｃ
ＬＫに入力するクロックパルスをカウントするが、この
リセット端子Ｒにはｔｉ４の論理手段Ｔの出力信号が入
力するため、この第４の論理手段Ｔのカウント動作が終
ると同時に、この第３の論理手段Ｂのリセット端子Ｒは
高レベルになるので、この第３の論理手段６０力ウント
動作が終了する。したがって、その出力端子Ｑから第３
図（ｆ）に示すように何んら出力信号が出力されない。
したがって、第５の論理手段８は動作せず、その出力端
子Ｑからは第３図（ｆ）に示すように信号は出力されな
い。このため、第６の論理手段８の第２の入力端子Ｒに
は何んら信号が入力しない。
子Ｑからは第３図（ｆ）に示すように信号は出力されな
い。このため、第６の論理手段８の第２の入力端子Ｒに
は何んら信号が入力しない。
一方、この第６の論理手段９の第１の入力端子Ｓには前
記第４の論理手段Ｔの出力信号（第３図（、）＝７− 参照）が入力するため、この出力信号が高レベルになつ
九とき、この第６の論理手段９はセットされ、その出力
端子Ｑから第３図（ｈ）に示すように高レベルの出力信
号が出力される０すなわち、マーク周波数ｆｍの入力に
対し、出力端子１０は高レベルになる。
記第４の論理手段Ｔの出力信号（第３図（、）＝７− 参照）が入力するため、この出力信号が高レベルになつ
九とき、この第６の論理手段９はセットされ、その出力
端子Ｑから第３図（ｈ）に示すように高レベルの出力信
号が出力される０すなわち、マーク周波数ｆｍの入力に
対し、出力端子１０は高レベルになる。
次に、入力信号１に入力するＦＳＫ信号のスペース周波
数ｆ、の場合、第４の論理手段Ｔの動作はＴａ／２時間
だけ、入力端子ＣＬＫに入力するクロックパルス（第３
図（ｂ）参照）をカウントするが、Ｔ（１／２ ＞ Ｔ
Ｉ／２であるから、この第４の論理手段１がカウントを
終る前に、そのリセット端子Ｒが高レベルになるため、
この第４の論理手段Ｔはリセットされる。したがって、
この第４の論理手段Ｔの出力端子Ｑから何んら出力信号
は出力されない。一方、第３の論理手段６の動作はその
リセット端子ＲＫ第４の論理手段１からの高レベルの出
力信号が入力しないため、リセット信号が与えられない
。この丸め、この第３の論理手段６はその入力端子ＣＬ
Ｋに入力する第３図（ｄ） Ｋ示す歯抜けのクロックパ
ルスを連続してカウントし、一度カウントを終る毎に出
力信号は高レベルと低レベルを繰り返す。このため、そ
の出力端子Ｑは入力端子ＣＬＫに入力する歯抜けのクロ
ックパルス（第３図（ｄ）参照）をＮ分周し、第３図（
ｆ）に示す信号を出力する。そして、この第３図（ｆ）
に示す出力信号は第５の論理手段８の第１の入力端子Ｄ
４ｃ入力する。したがって、この第５の論理手Ｒ８の出
力端子Ｑから第３図（吟に示す出力信号が出力される。
数ｆ、の場合、第４の論理手段Ｔの動作はＴａ／２時間
だけ、入力端子ＣＬＫに入力するクロックパルス（第３
図（ｂ）参照）をカウントするが、Ｔ（１／２ ＞ Ｔ
Ｉ／２であるから、この第４の論理手段１がカウントを
終る前に、そのリセット端子Ｒが高レベルになるため、
この第４の論理手段Ｔはリセットされる。したがって、
この第４の論理手段Ｔの出力端子Ｑから何んら出力信号
は出力されない。一方、第３の論理手段６の動作はその
リセット端子ＲＫ第４の論理手段１からの高レベルの出
力信号が入力しないため、リセット信号が与えられない
。この丸め、この第３の論理手段６はその入力端子ＣＬ
Ｋに入力する第３図（ｄ） Ｋ示す歯抜けのクロックパ
ルスを連続してカウントし、一度カウントを終る毎に出
力信号は高レベルと低レベルを繰り返す。このため、そ
の出力端子Ｑは入力端子ＣＬＫに入力する歯抜けのクロ
ックパルス（第３図（ｄ）参照）をＮ分周し、第３図（
ｆ）に示す信号を出力する。そして、この第３図（ｆ）
に示す出力信号は第５の論理手段８の第１の入力端子Ｄ
４ｃ入力する。したがって、この第５の論理手Ｒ８の出
力端子Ｑから第３図（吟に示す出力信号が出力される。
したがって、ｔＫ６の論理手段８はその第３の入力端子
ＲＩＣ第３図（ｆ）に示す出力信号が入力するので、そ
の出力信号が高レベルになったとき、リセットされ、そ
の出力端子Ｑは第３図（ｈ）に示すように低レベルにな
る０したがって、出力端子１０は低レベルになプ、スペ
ース周波数ｆ、を検出するととができる。このようにし
て、マーク周波数ｆ、とスペース周波数ｆ、に対し、第
３の論理手Ｒ６および第４の論理手段ＴＯカウント数Ｎ
を適当に決めることによ、９、ＦＳＫの復調回路をディ
ジタル回路で構成することができる。
ＲＩＣ第３図（ｆ）に示す出力信号が入力するので、そ
の出力信号が高レベルになったとき、リセットされ、そ
の出力端子Ｑは第３図（ｈ）に示すように低レベルにな
る０したがって、出力端子１０は低レベルになプ、スペ
ース周波数ｆ、を検出するととができる。このようにし
て、マーク周波数ｆ、とスペース周波数ｆ、に対し、第
３の論理手Ｒ６および第４の論理手段ＴＯカウント数Ｎ
を適当に決めることによ、９、ＦＳＫの復調回路をディ
ジタル回路で構成することができる。
以上詳細に説明したように、この発明に係るＦＳＫ復調
回路によればすべてディジタル回路で構成できるので、
構成が簡単になるうえ、ＩＣ化できるので回路を集約す
ることができる。しかも、回路を調整する必要がなくな
るうえ、復調感度の制限によって使用する周波数の制限
を受けることもなくなるなどの効果がある。
回路によればすべてディジタル回路で構成できるので、
構成が簡単になるうえ、ＩＣ化できるので回路を集約す
ることができる。しかも、回路を調整する必要がなくな
るうえ、復調感度の制限によって使用する周波数の制限
を受けることもなくなるなどの効果がある。
第１図はこの発明に係るＦＳＫａ調回路の一実施例を示
す回路図、ｆｌｃ２図（、）〜第２図（Ｃ）は第１図の
ＦＳＫ信号の中心周波数ｆ０．マーク周波数ｆＴｎ、お
よびスペース周波数イ、の関係を示す図、第３図（＃ｋ
）〜第３図（ｈ）は第１図の各部の波形を示す図である
。 １・・・・入力端子、２壷・ｅ・信号変換回路、３・・
−・クロック発生器、４拳・・・第１の論理手段、５・
ψ・・第２の論理手段、６＠・・・第３の論理手段、７
・拳・・第４の論理手段、８１１１１＃ｌｌ第５の論理
手段、９・・１１−第６の論理手段、１０・―・・出力
端子。 ０ Ｅ 瞬
す回路図、ｆｌｃ２図（、）〜第２図（Ｃ）は第１図の
ＦＳＫ信号の中心周波数ｆ０．マーク周波数ｆＴｎ、お
よびスペース周波数イ、の関係を示す図、第３図（＃ｋ
）〜第３図（ｈ）は第１図の各部の波形を示す図である
。 １・・・・入力端子、２壷・ｅ・信号変換回路、３・・
−・クロック発生器、４拳・・・第１の論理手段、５・
ψ・・第２の論理手段、６＠・・・第３の論理手段、７
・拳・・第４の論理手段、８１１１１＃ｌｌ第５の論理
手段、９・・１１−第６の論理手段、１０・―・・出力
端子。 ０ Ｅ 瞬
Claims (1)
- クロックパルスを出力するクロック発生器と、アナログ
レベルのＦＳＫ信号を所定レベルのディジタル信号に変
換する信号変換回路と、この信号変換回路の出力信号を
前記クロックパルスでゲーテイングする第１の論理手段
と、前記信号変換回路の出力信号を反転する第２の論理
手段と、前記第１の論理手段の出力信号をカウントし、
下記第４の論理手段の出力信号によつてリセットする第
３の論理手段と、前記クロックパルスをカウントし、前
記第２の論理手段の出力信号によつてリセットする第４
の論理手段と、第１の入力端子に前記第３の論理手段の
出力信号が入力し、第２の入力端子に前記クロックパル
スが入力し、第３の入力端子に前記第４の論理手段の出
力信号が入力し、セット状態を一時記憶する第５の論理
手段と、第１の入力端子に前記第４の論理手段の出力信
号が入力し、第２の入力端子に前記第５の論理手段の出
力信号が入力し、セット状態を一時記憶する第６の論理
手段とを備えたことを特徴とするＦＳＫ復調回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14757484A JPS6128258A (ja) | 1984-07-18 | 1984-07-18 | Ｆｓｋ復調回路 |
| EP85304946A EP0170454B1 (en) | 1984-07-18 | 1985-07-11 | Fsk demodulator |
| DE8585304946T DE3575251D1 (de) | 1984-07-18 | 1985-07-11 | Fsk-demodulator. |
| AU44845/85A AU575180B2 (en) | 1984-07-18 | 1985-07-12 | Fsk demodulator |
| US06/754,392 US4616187A (en) | 1984-07-18 | 1985-07-12 | Frequency shift keying signal for a demodulator |
| CA000486949A CA1243083A (en) | 1984-07-18 | 1985-07-17 | Fsk demodulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14757484A JPS6128258A (ja) | 1984-07-18 | 1984-07-18 | Ｆｓｋ復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6128258A true JPS6128258A (ja) | 1986-02-07 |
Family
ID=15433438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14757484A Pending JPS6128258A (ja) | 1984-07-18 | 1984-07-18 | Ｆｓｋ復調回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4616187A (ja) |
| EP (1) | EP0170454B1 (ja) |
| JP (1) | JPS6128258A (ja) |
| AU (1) | AU575180B2 (ja) |
| CA (1) | CA1243083A (ja) |
| DE (1) | DE3575251D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6128258A (ja) * | 1984-07-18 | 1986-02-07 | Nec Corp | Ｆｓｋ復調回路 |
| JP2804755B2 (ja) * | 1986-09-01 | 1998-09-30 | 株式会社日立製作所 | Ｆｓｋ信号復調回路 |
| US4868861A (en) * | 1988-04-28 | 1989-09-19 | Amaf Industries, Inc. | Trunk dialing converter |
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