JPH01121924A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH01121924A JPH01121924A JP27907187A JP27907187A JPH01121924A JP H01121924 A JPH01121924 A JP H01121924A JP 27907187 A JP27907187 A JP 27907187A JP 27907187 A JP27907187 A JP 27907187A JP H01121924 A JPH01121924 A JP H01121924A
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- 230000004044 response Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 101100446506 Mus musculus Fgf3 gene Proteins 0.000 description 3
- 101000767160 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) Intracellular protein transport protein USO1 Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データ転送装置、特に第1のインターフェースから転送
されて来るデータを分割して第2のインターフェースへ
転送するデータ転送装置に関し、分割されたデータの転
送を高速で行なうことによりデータの転送効率を改善す
ることを目的とし、第1のインターフェースから転送さ
れて来るデータを一時的に格納するデータバッファを有
し、該データバッファに格納されたデータを分割して読
み出して分割されたデータを第2のインターフェースへ
転送するデータ転送装置において、少なくともデータの
分割単位及び分割されたデータの転送の起動、停止を含
む分割情報を該データ転送装置の初期状態において予め
格納させる記憶手段と、該記憶手段に格納されている分
割情報に埠づいて、該データバッファからデータを分割
して読み出すことにより分割されたデータを該第2のイ
ンターフェースへ転送する転送動作と転送停止動作とを
制御する制御手段とを備えるように構成する。
されて来るデータを分割して第2のインターフェースへ
転送するデータ転送装置に関し、分割されたデータの転
送を高速で行なうことによりデータの転送効率を改善す
ることを目的とし、第1のインターフェースから転送さ
れて来るデータを一時的に格納するデータバッファを有
し、該データバッファに格納されたデータを分割して読
み出して分割されたデータを第2のインターフェースへ
転送するデータ転送装置において、少なくともデータの
分割単位及び分割されたデータの転送の起動、停止を含
む分割情報を該データ転送装置の初期状態において予め
格納させる記憶手段と、該記憶手段に格納されている分
割情報に埠づいて、該データバッファからデータを分割
して読み出すことにより分割されたデータを該第2のイ
ンターフェースへ転送する転送動作と転送停止動作とを
制御する制御手段とを備えるように構成する。
本発明はデータ転送装置、特に第1のインターフェース
から転送されて来るデータを分割して第2のインターフ
ェースへ転送するデータ転送装置に関する。
から転送されて来るデータを分割して第2のインターフ
ェースへ転送するデータ転送装置に関する。
データ処理装置では、ホストコンピュータがチャネル装
置を介して入出力装置と接続されている。
置を介して入出力装置と接続されている。
入出力装置とチャネル装置との間のデータの転送は、デ
ータバスを介して夫々のインターフェース間で行なわれ
る。しかし、入出力装置のインターフェースのデータ転
送速度とチャネル装置のインターフェースのデータ転送
速度は必ずしも同じではない。この様な場合、一連のデ
ータを分割して転送することにより2つのインターフェ
ースのデータ転送速度の違いによって生じるデータ処理
装置への影響を実質的に除去し得る。データを分割して
転送する場合、分割によって生じるロス時間を最小限に
することが、データ処理装置のデータ処理効率を大きく
低下させないためにも要求される。
ータバスを介して夫々のインターフェース間で行なわれ
る。しかし、入出力装置のインターフェースのデータ転
送速度とチャネル装置のインターフェースのデータ転送
速度は必ずしも同じではない。この様な場合、一連のデ
ータを分割して転送することにより2つのインターフェ
ースのデータ転送速度の違いによって生じるデータ処理
装置への影響を実質的に除去し得る。データを分割して
転送する場合、分割によって生じるロス時間を最小限に
することが、データ処理装置のデータ処理効率を大きく
低下させないためにも要求される。
(従来の技術〕
第1のインターフェースから転送されて来るデータを分
割して第2のインターフェースへ転送するデータ転送装
置としては、データの分割及び転送を全てハードウェア
によって制御するものが考えられる。しかし、この場合
はハードウェアが複雑、かつ、大規模となり実用的では
ない。
割して第2のインターフェースへ転送するデータ転送装
置としては、データの分割及び転送を全てハードウェア
によって制御するものが考えられる。しかし、この場合
はハードウェアが複雑、かつ、大規模となり実用的では
ない。
そこで、従来のデータ転送装置としては、データの分割
及び転送をハードウェア及びファームウェアを用いて制
御するものがある。第3図は従来のデータ転送装置を示
す。同図中、データ転送装置は、大略転送制御回路31
.32と、データバッファ33と、メモリ34と、アド
レスレジスタ35.36とよりなる。転送制御回路31
.32及びアトドレスレジスタ35.36の動作は、演
算用データ/アドレスバス39を介してマイクロプロセ
ッサ38により制御される。転送制御回路31には第1
のインターフェース(図示せず)からの転送要求(RQ
)及び応答(RESP)も供給されており、転送制御回
路32には第2のインターフェース(図示せず)からの
転送要求及び応答も供給されている。
及び転送をハードウェア及びファームウェアを用いて制
御するものがある。第3図は従来のデータ転送装置を示
す。同図中、データ転送装置は、大略転送制御回路31
.32と、データバッファ33と、メモリ34と、アド
レスレジスタ35.36とよりなる。転送制御回路31
.32及びアトドレスレジスタ35.36の動作は、演
算用データ/アドレスバス39を介してマイクロプロセ
ッサ38により制御される。転送制御回路31には第1
のインターフェース(図示せず)からの転送要求(RQ
)及び応答(RESP)も供給されており、転送制御回
路32には第2のインターフェース(図示せず)からの
転送要求及び応答も供給されている。
第1のインターフェースから転送されて来るデータは、
順次データバッファ33に供給され、アドレスレジスタ
35により指定される書き込みアドレスに一時的に書き
込まれる。最初の書き込みアドレスは、ファームウェア
37によりバス39を介してアトレジスタ35に設定さ
れ、以後は転送制御回路31の出力により決定されるタ
イミングで順次アドレスレジスタ35の値がインクリメ
ントされる。
順次データバッファ33に供給され、アドレスレジスタ
35により指定される書き込みアドレスに一時的に書き
込まれる。最初の書き込みアドレスは、ファームウェア
37によりバス39を介してアトレジスタ35に設定さ
れ、以後は転送制御回路31の出力により決定されるタ
イミングで順次アドレスレジスタ35の値がインクリメ
ントされる。
データバッファ33に書き込まれているデータは、アド
レスレジスタ36により指定される読み出しアドレスか
ら読み出されて第2のインターフェースへ転送される。
レスレジスタ36により指定される読み出しアドレスか
ら読み出されて第2のインターフェースへ転送される。
最初の読み出しアドレスは、ファームウェア37により
パス39を介してアドレスレジスタ36に設定され、以
後は転送制御回路32の出力により決定されるタイミン
グで順次アドレスレジスタ36の値がインクリメントさ
れる。このインクリメントのタイミングは、メモリ34
に格納されている分割情報に応じて決定される。この分
割情報には、データの分割単位及び分割されたデータの
転送の軌道、停止などが含まれる。
パス39を介してアドレスレジスタ36に設定され、以
後は転送制御回路32の出力により決定されるタイミン
グで順次アドレスレジスタ36の値がインクリメントさ
れる。このインクリメントのタイミングは、メモリ34
に格納されている分割情報に応じて決定される。この分
割情報には、データの分割単位及び分割されたデータの
転送の軌道、停止などが含まれる。
メモリ34は、データバッファ33と同一のメモリ容量
を有し、データバッファ33に書き込まれているデータ
のビットに対する分割情報をファームウェア37により
データバッファ33と同一アドレスに設定される。例え
ば、全データ長が100バイトのデータを4バイト単位
に分割して転送する場合、ファームウェア37はメモリ
34の4バイト目のアドレスに分割情報を格納する。
を有し、データバッファ33に書き込まれているデータ
のビットに対する分割情報をファームウェア37により
データバッファ33と同一アドレスに設定される。例え
ば、全データ長が100バイトのデータを4バイト単位
に分割して転送する場合、ファームウェア37はメモリ
34の4バイト目のアドレスに分割情報を格納する。
従って、1バイト目から3バイト目のアドレスのデータ
は順次データバッファ33より読み出されて第2のイン
ターフェースに転送される。ところが、メモリ34の4
バイト目のアドレスには分割情報が格納されているので
、転送制御回路32はマイクロプロセッサ38に大して
割り混みlNT1を発生してハードウェアの転送動作を
停止せしめる。これにより、1バイト目から4バイト芽
のデータが第2のインターフェースに転送された時点で
データの転送が停止する。
は順次データバッファ33より読み出されて第2のイン
ターフェースに転送される。ところが、メモリ34の4
バイト目のアドレスには分割情報が格納されているので
、転送制御回路32はマイクロプロセッサ38に大して
割り混みlNT1を発生してハードウェアの転送動作を
停止せしめる。これにより、1バイト目から4バイト芽
のデータが第2のインターフェースに転送された時点で
データの転送が停止する。
次に、ファームウェア37はメモリ34の4バイト目の
アドレスに格納された分割情報をクリアすると共に今度
は8 (=4+4)バイト目のアドレスに分割情報を格
納する。従って、アドレスレジスタ36の値のインクリ
メントが再び開始され、上記の場合と同様にして、5バ
イト目から8バイト目のアドレスのデータは順次データ
バッファ33より読み出されて第2のインターフェース
転送される。以下同様にして、データが4バイト単位に
分割されて第2のインターフェースに転送される。
アドレスに格納された分割情報をクリアすると共に今度
は8 (=4+4)バイト目のアドレスに分割情報を格
納する。従って、アドレスレジスタ36の値のインクリ
メントが再び開始され、上記の場合と同様にして、5バ
イト目から8バイト目のアドレスのデータは順次データ
バッファ33より読み出されて第2のインターフェース
転送される。以下同様にして、データが4バイト単位に
分割されて第2のインターフェースに転送される。
他方、ファームウェア37は、常に転送されるデータか
あと何バイト残っているかを転送済のバイト数を全デー
タ長の100バイトより減算して管理しており、メモリ
34の転送されるぺぎ最後のバイトのアドレスに転送終
了を支持する分割情報を格納する。これにより、転送さ
れるべぎ最後のバイトに達すると、転送制御回路32は
分割情報に応答してマイクロプロセッサ38に対して割
り込みlNT2を発生してハードウェアの転送動作を停
止せしめる。この様にして、全データ長100バイトの
データが4バイト単位に分割されて第1のインターフェ
ースより第2のインターフェースへ転送される。
あと何バイト残っているかを転送済のバイト数を全デー
タ長の100バイトより減算して管理しており、メモリ
34の転送されるぺぎ最後のバイトのアドレスに転送終
了を支持する分割情報を格納する。これにより、転送さ
れるべぎ最後のバイトに達すると、転送制御回路32は
分割情報に応答してマイクロプロセッサ38に対して割
り込みlNT2を発生してハードウェアの転送動作を停
止せしめる。この様にして、全データ長100バイトの
データが4バイト単位に分割されて第1のインターフェ
ースより第2のインターフェースへ転送される。
この従来のデータ転送装置によれば、データの分割及び
転送を全てハードウェアによって制御する場合に比べて
ハードウェアが簡単、がっ、小規模となる。
転送を全てハードウェアによって制御する場合に比べて
ハードウェアが簡単、がっ、小規模となる。
しかし、データの分割及び転送をハードウェア及びファ
ームウェアを用いて制御する従来のデータ転送装置は、
各転送動作の起動及び停止(即ち、データの分割と転送
)及び分割情報の更新をすべてファームウェア37によ
って制御しているので、バイト数の計算などのファーム
ウェア処理に非常に時間がかかるという問題を生じてい
た。
ームウェアを用いて制御する従来のデータ転送装置は、
各転送動作の起動及び停止(即ち、データの分割と転送
)及び分割情報の更新をすべてファームウェア37によ
って制御しているので、バイト数の計算などのファーム
ウェア処理に非常に時間がかかるという問題を生じてい
た。
本発明は、分割されたデータの転送を高速で行なうこと
によりデータの転送効率を改善することのできるデータ
転送装置を提供することを目的とする。
によりデータの転送効率を改善することのできるデータ
転送装置を提供することを目的とする。
第1図は、本発明の原理説明図である。同図中、1は第
1のインターフェース、2は第1のインターフェース1
から転送されて来るデータを一時的に格納するデータバ
ッファ、5はデータバッファ2に格納されたデータを分
割して読み出して分割されたデータを転送するデータ転
送装置、6はデータ転送装M5から転送されて来る分割
されたデータを供給される第2のインターフェースであ
る。
1のインターフェース、2は第1のインターフェース1
から転送されて来るデータを一時的に格納するデータバ
ッファ、5はデータバッファ2に格納されたデータを分
割して読み出して分割されたデータを転送するデータ転
送装置、6はデータ転送装M5から転送されて来る分割
されたデータを供給される第2のインターフェースであ
る。
データ転送装置5は、前記データバッファ2と、記憶手
段3と、制御手段4とよりなる。記憶手段3には、少な
くともデータの分割単位及び分割されたデータの転送の
続行、停止を含む分割情報がデータ転送装置5の初期状
態において予め格納されている。
段3と、制御手段4とよりなる。記憶手段3には、少な
くともデータの分割単位及び分割されたデータの転送の
続行、停止を含む分割情報がデータ転送装置5の初期状
態において予め格納されている。
制御手段4は、記憶手段3に格納されている分割情報に
基づいて、′データバッファ2からデータを分割して読
み出すことにより分割されたデータを第2のインターフ
ェース6へ転送する転送動作と転送停止動作とを制御す
る。
基づいて、′データバッファ2からデータを分割して読
み出すことにより分割されたデータを第2のインターフ
ェース6へ転送する転送動作と転送停止動作とを制御す
る。
従って、各転送動作の起動、停止及び分割情報の更新を
全てファームウェアによって制御する必要がなく、分割
されたデータの転送を高速で行なうことによりデータの
転送効率を改善可能となる。
全てファームウェアによって制御する必要がなく、分割
されたデータの転送を高速で行なうことによりデータの
転送効率を改善可能となる。
第2図は、本発明装置の一実施例を示す。本実施例では
、第1のインターフェース(図示せず)から転送されて
来るデータは、第3図の従来装置と実質的に同じ方法で
データバッファ10に書き込まれるので、第1のインタ
ーフェースに対する転送制御回路部分の図示及び説明は
省略する。従って、データバッファ10にはすでに第1
のインターフェースから転送されて来るデータが書き込
まれているものとする。
、第1のインターフェース(図示せず)から転送されて
来るデータは、第3図の従来装置と実質的に同じ方法で
データバッファ10に書き込まれるので、第1のインタ
ーフェースに対する転送制御回路部分の図示及び説明は
省略する。従って、データバッファ10にはすでに第1
のインターフェースから転送されて来るデータが書き込
まれているものとする。
第2図中、11は転送制御回路、12はアドレスレジス
タ、13はメモリ、14はファームウェア、15はマイ
クロプロセッサ、16は演算用データ/アドレスバスで
ある。転送制御回路11は、図示の如き接続のラッチ回
路20〜23と、アンド回路24〜26と、インバータ
27.28とよりなる。RQは第2のインターフェース
(図示せず)に対する転送要求であり、RESPは第2
のインターフェースからの応答である。
タ、13はメモリ、14はファームウェア、15はマイ
クロプロセッサ、16は演算用データ/アドレスバスで
ある。転送制御回路11は、図示の如き接続のラッチ回
路20〜23と、アンド回路24〜26と、インバータ
27.28とよりなる。RQは第2のインターフェース
(図示せず)に対する転送要求であり、RESPは第2
のインターフェースからの応答である。
ファームウェア14の制御により、第2のインターフェ
ースへのデータ転送の開始前であるデータ転送装置の初
期状態において、分割情報が予めメモリ13に格納され
る。分割情報には、データの分割学位及び分割されたデ
ータの転送の起動、停止などが含まれる。本実施例では
、データの分割単位及び分割されたデータの転送の起動
、停止が第1の分割情報011として、かつ、転送され
るべきデータの全データの全データ長(即ち、転送終了
位置)が第2の分割情報012として、夫々メモリ13
内のデータバッファ10に書き込まれているデータのビ
ットと同一アドレスに格納される。従って、本実施例で
は、メモリ13はデータバッファ10のメモリ容量の2
倍のメモリ容量を有する。第2図中、メモリ13の右側
には、全データ長が100バイトのデータを4バイト単
位に分割して転送する場合にメモリ13に格納される第
1.第2の分割情報D11.DI2の一例を示す。
ースへのデータ転送の開始前であるデータ転送装置の初
期状態において、分割情報が予めメモリ13に格納され
る。分割情報には、データの分割学位及び分割されたデ
ータの転送の起動、停止などが含まれる。本実施例では
、データの分割単位及び分割されたデータの転送の起動
、停止が第1の分割情報011として、かつ、転送され
るべきデータの全データの全データ長(即ち、転送終了
位置)が第2の分割情報012として、夫々メモリ13
内のデータバッファ10に書き込まれているデータのビ
ットと同一アドレスに格納される。従って、本実施例で
は、メモリ13はデータバッファ10のメモリ容量の2
倍のメモリ容量を有する。第2図中、メモリ13の右側
には、全データ長が100バイトのデータを4バイト単
位に分割して転送する場合にメモリ13に格納される第
1.第2の分割情報D11.DI2の一例を示す。
先ず、ファームウェア14は、アドレスレジスタ12に
データバッファ10の最初の読み出しアドレスをバス1
6を介して設定すると共に、バス16を介してラッチ回
路20をセットしてデータの転送開始を指示する。これ
により、ラッチ回路2)は第2のインターフェースに対
する転送要求RQをハイレベル(即ち、オン)とし、こ
のラッチ回路2)は第2のインターフェースからの応答
RESPがハイレベルとなるとリセットされる。
データバッファ10の最初の読み出しアドレスをバス1
6を介して設定すると共に、バス16を介してラッチ回
路20をセットしてデータの転送開始を指示する。これ
により、ラッチ回路2)は第2のインターフェースに対
する転送要求RQをハイレベル(即ち、オン)とし、こ
のラッチ回路2)は第2のインターフェースからの応答
RESPがハイレベルとなるとリセットされる。
従って、アドレスレジスタ12の値は、アンド回路24
の出力制御信号に応答してインクリメントされる。
の出力制御信号に応答してインクリメントされる。
アドレスレジスタ12によりデータバッファ10の読み
出しアドレスが指定されると、メモリ13内の同一アド
レスに格納されている第1.第2の分割情報D11.0
12が読み出されて転送制御回路11に供給される。第
1,2の分割情報D11.D12は、「0」の場合は転
送動作を意味し「1」の場合は転送停止を意味する。従
って、第1.2の分割情報D11.DI2が友に「0」
の場合は、転送動作が継続される。しかし、第1゜2の
分割情報D11.DI2が「1」の場合、マイクロプロ
セッサ15に対して割り混み1nt1゜int 2を発
生して転送動作を停止させる。
出しアドレスが指定されると、メモリ13内の同一アド
レスに格納されている第1.第2の分割情報D11.0
12が読み出されて転送制御回路11に供給される。第
1,2の分割情報D11.D12は、「0」の場合は転
送動作を意味し「1」の場合は転送停止を意味する。従
って、第1.2の分割情報D11.DI2が友に「0」
の場合は、転送動作が継続される。しかし、第1゜2の
分割情報D11.DI2が「1」の場合、マイクロプロ
セッサ15に対して割り混み1nt1゜int 2を発
生して転送動作を停止させる。
つまり、第1,2の分割情報D11.012が共に「0
」の場合、ローレベル信号(D I 1 )がラッチ回
路20及びインバータ27に供給されるので、第2のイ
ンターフェースに対してハイレベルの転送要求RQを継
続して出力する。この結果、データバッファ10から読
み出されたデータが第2のインターフェースへ転送され
る。次に、第4バイト目で第1の分割情報D11が「1
」となると、ハイレベル信号(D I 1 )がアンド
回路26に供給されるので、ラッチ回路22がセットさ
れて割り込みint 1を発生する。なお、この場合は
、インバータ27にもハイレベル信号(D I 1 )
が供給されるので、第2のインターフェースに対する転
送要求RQはローレベルとなる。ファームウェア14は
、割り込みint 1の発生後一定時間が経過すると再
度ラッチ回路20をセットする。これにより、データは
4バイト単位でデータバッファ10より読み出されて第
2のインターフェースへ分割的に転送される。
」の場合、ローレベル信号(D I 1 )がラッチ回
路20及びインバータ27に供給されるので、第2のイ
ンターフェースに対してハイレベルの転送要求RQを継
続して出力する。この結果、データバッファ10から読
み出されたデータが第2のインターフェースへ転送され
る。次に、第4バイト目で第1の分割情報D11が「1
」となると、ハイレベル信号(D I 1 )がアンド
回路26に供給されるので、ラッチ回路22がセットさ
れて割り込みint 1を発生する。なお、この場合は
、インバータ27にもハイレベル信号(D I 1 )
が供給されるので、第2のインターフェースに対する転
送要求RQはローレベルとなる。ファームウェア14は
、割り込みint 1の発生後一定時間が経過すると再
度ラッチ回路20をセットする。これにより、データは
4バイト単位でデータバッファ10より読み出されて第
2のインターフェースへ分割的に転送される。
最後の100バイト目のデータ転送時には、第1.2の
分割情報011.0!2が共に「1」である。従って、
ハイレベル信号(D I 1 )がアンド回路26、ラ
ッチ回路20、インバータ27に供給され、ハイレベル
信号(DI2)がラッチ回路23、インバータ28に供
給される。これにより、第2のインターフェースに対す
る転送要求RQはローレベルとなり、ラッチ回路23が
セットされて割り込みint 2を発生する。この結果
、ファームウェア14は割り混みint 2の発生によ
り転送するべきデータの最後のバイトが転送されたこと
を通知され、分割されたデータの第2のインターフェー
スへの転送を終了する。
分割情報011.0!2が共に「1」である。従って、
ハイレベル信号(D I 1 )がアンド回路26、ラ
ッチ回路20、インバータ27に供給され、ハイレベル
信号(DI2)がラッチ回路23、インバータ28に供
給される。これにより、第2のインターフェースに対す
る転送要求RQはローレベルとなり、ラッチ回路23が
セットされて割り込みint 2を発生する。この結果
、ファームウェア14は割り混みint 2の発生によ
り転送するべきデータの最後のバイトが転送されたこと
を通知され、分割されたデータの第2のインターフェー
スへの転送を終了する。
上述の如く、本実施例によれば、各転送動作の起動、停
止はデータ転送装置の初期状態において予めメモリ13
に格納されている分割情報に基づいて制御され、ファー
ムウェア14は特にメモリ13内の分割情報を更新する
必要もない。従って、従来装置に比べてファームウェア
14の処理時間が短縮される分だけ分割されたデータの
転送を高速で行なうことができる。
止はデータ転送装置の初期状態において予めメモリ13
に格納されている分割情報に基づいて制御され、ファー
ムウェア14は特にメモリ13内の分割情報を更新する
必要もない。従って、従来装置に比べてファームウェア
14の処理時間が短縮される分だけ分割されたデータの
転送を高速で行なうことができる。
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
本発明によれば、データを分割して転送する際に、各転
送動作の起動、停止及び分割情報の更新を全てファーム
ウェアによって制御する必要がなく、分割されたデータ
の転送を高速で行なうことによりデータの転送効率を改
善することができ、実用的には極めて有用である。
送動作の起動、停止及び分割情報の更新を全てファーム
ウェアによって制御する必要がなく、分割されたデータ
の転送を高速で行なうことによりデータの転送効率を改
善することができ、実用的には極めて有用である。
第1図は本発明の原理説明図、
第2図は本発明装置の一実11Ml7Aを示すブロック
系統図、 第3図は従来装置のブロック系統図である。 第1図及び第2図において、 1は第1のインターフェース、 2はデータバッファ、 3は記憶手段 4は制御手段、 5はデータ転送装置、 6は第2のインターフェース、 10はデータバッファ、 11は転送制御回路、 12はアドレスレジスタ、 13はメモリ、 14はファームウェア、 15はマイクロプロセッサ、 16は演算用データ/アドレスバス、 20〜23はラッチ回路、 24〜26はアンド回路、 27.28はインバータ を示す。
系統図、 第3図は従来装置のブロック系統図である。 第1図及び第2図において、 1は第1のインターフェース、 2はデータバッファ、 3は記憶手段 4は制御手段、 5はデータ転送装置、 6は第2のインターフェース、 10はデータバッファ、 11は転送制御回路、 12はアドレスレジスタ、 13はメモリ、 14はファームウェア、 15はマイクロプロセッサ、 16は演算用データ/アドレスバス、 20〜23はラッチ回路、 24〜26はアンド回路、 27.28はインバータ を示す。
Claims (3)
- (1)第1のインターフェース(1)から転送されて来
るデータを一時的に格納するデータバッファ(2)を有
し、該データバッファに格納されたデータを分割して読
み出して分割されたデータを第2のインターフェース(
6)へ転送するデータ転送装置において、 少なくともデータの分割単位及び分割されたデータの転
送の続行、停止を含む分割情報を該データ転送装置の初
期状態において予め格納させる記憶手段(3)と、 該記憶手段に格納されている分割情報に基づいて、該デ
ータバッファからデータを分割して読み出すことにより
分割されたデータを該第2のインターフェースへ転送す
る転送動作と転送停止動作とを制御する制御手段(4)
とを備えたことを特徴とするデータ転送装置。 - (2)前記制御手段(4)は、転送動作中には前記分割
情報に基づいて前期データバッファの読み出しアドレス
を自動的に更新することを特徴とする特許請求の範囲第
1項記載のデータ転送装置。 - (3)前記記憶手段(3)に格納されている分割情報は
、前記第1のインターフェースより前記第2のインター
フェースへ転送されるべき一連のデータの全データ長を
も含むことを特徴とする特許請求の範囲第1項記載又は
第2項記載のデータ転送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27907187A JPH01121924A (ja) | 1987-11-06 | 1987-11-06 | データ転送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27907187A JPH01121924A (ja) | 1987-11-06 | 1987-11-06 | データ転送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01121924A true JPH01121924A (ja) | 1989-05-15 |
Family
ID=17606009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27907187A Pending JPH01121924A (ja) | 1987-11-06 | 1987-11-06 | データ転送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01121924A (ja) |
-
1987
- 1987-11-06 JP JP27907187A patent/JPH01121924A/ja active Pending
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