JPH01121924A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データ転送装置、特に第１のインターフェースから転送
されて来るデータを分割して第２のインターフェースへ
転送するデータ転送装置に関し、分割されたデータの転
送を高速で行なうことによりデータの転送効率を改善す
ることを目的とし、第１のインターフェースから転送さ
れて来るデータを一時的に格納するデータバッファを有
し、該データバッファに格納されたデータを分割して読
み出して分割されたデータを第２のインターフェースへ
転送するデータ転送装置において、少なくともデータの
分割単位及び分割されたデータの転送の起動、停止を含
む分割情報を該データ転送装置の初期状態において予め
格納させる記憶手段と、該記憶手段に格納されている分
割情報に埠づいて、該データバッファからデータを分割
して読み出すことにより分割されたデータを該第２のイ
ンターフェースへ転送する転送動作と転送停止動作とを
制御する制御手段とを備えるように構成する。

〔産業上の利用分野〕

本発明はデータ転送装置、特に第１のインターフェース
から転送されて来るデータを分割して第２のインターフ
ェースへ転送するデータ転送装置に関する。

データ処理装置では、ホストコンピュータがチャネル装
置を介して入出力装置と接続されている。

入出力装置とチャネル装置との間のデータの転送は、デ
ータバスを介して夫々のインターフェース間で行なわれ
る。しかし、入出力装置のインターフェースのデータ転
送速度とチャネル装置のインターフェースのデータ転送
速度は必ずしも同じではない。この様な場合、一連のデ
ータを分割して転送することにより２つのインターフェ
ースのデータ転送速度の違いによって生じるデータ処理
装置への影響を実質的に除去し得る。データを分割して
転送する場合、分割によって生じるロス時間を最小限に
することが、データ処理装置のデータ処理効率を大きく
低下させないためにも要求される。

（従来の技術〕 第１のインターフェースから転送されて来るデータを分
割して第２のインターフェースへ転送するデータ転送装
置としては、データの分割及び転送を全てハードウェア
によって制御するものが考えられる。しかし、この場合
はハードウェアが複雑、かつ、大規模となり実用的では
ない。

そこで、従来のデータ転送装置としては、データの分割
及び転送をハードウェア及びファームウェアを用いて制
御するものがある。第３図は従来のデータ転送装置を示
す。同図中、データ転送装置は、大略転送制御回路３１
．３２と、データバッファ３３と、メモリ３４と、アド
レスレジスタ３５．３６とよりなる。転送制御回路３１
．３２及びアトドレスレジスタ３５．３６の動作は、演
算用データ／アドレスバス３９を介してマイクロプロセ
ッサ３８により制御される。転送制御回路３１には第１
のインターフェース（図示せず）からの転送要求（ＲＱ
）及び応答（ＲＥＳＰ）も供給されており、転送制御回
路３２には第２のインターフェース（図示せず）からの
転送要求及び応答も供給されている。

第１のインターフェースから転送されて来るデータは、
順次データバッファ３３に供給され、アドレスレジスタ
３５により指定される書き込みアドレスに一時的に書き
込まれる。最初の書き込みアドレスは、ファームウェア
３７によりバス３９を介してアトレジスタ３５に設定さ
れ、以後は転送制御回路３１の出力により決定されるタ
イミングで順次アドレスレジスタ３５の値がインクリメ
ントされる。

データバッファ３３に書き込まれているデータは、アド
レスレジスタ３６により指定される読み出しアドレスか
ら読み出されて第２のインターフェースへ転送される。

最初の読み出しアドレスは、ファームウェア３７により
パス３９を介してアドレスレジスタ３６に設定され、以
後は転送制御回路３２の出力により決定されるタイミン
グで順次アドレスレジスタ３６の値がインクリメントさ
れる。このインクリメントのタイミングは、メモリ３４
に格納されている分割情報に応じて決定される。この分
割情報には、データの分割単位及び分割されたデータの
転送の軌道、停止などが含まれる。

メモリ３４は、データバッファ３３と同一のメモリ容量
を有し、データバッファ３３に書き込まれているデータ
のビットに対する分割情報をファームウェア３７により
データバッファ３３と同一アドレスに設定される。例え
ば、全データ長が１００バイトのデータを４バイト単位
に分割して転送する場合、ファームウェア３７はメモリ
３４の４バイト目のアドレスに分割情報を格納する。

従って、１バイト目から３バイト目のアドレスのデータ
は順次データバッファ３３より読み出されて第２のイン
ターフェースに転送される。ところが、メモリ３４の４
バイト目のアドレスには分割情報が格納されているので
、転送制御回路３２はマイクロプロセッサ３８に大して
割り混みｌＮＴ１を発生してハードウェアの転送動作を
停止せしめる。これにより、１バイト目から４バイト芽
のデータが第２のインターフェースに転送された時点で
データの転送が停止する。

次に、ファームウェア３７はメモリ３４の４バイト目の
アドレスに格納された分割情報をクリアすると共に今度
は８　（＝４＋４）バイト目のアドレスに分割情報を格
納する。従って、アドレスレジスタ３６の値のインクリ
メントが再び開始され、上記の場合と同様にして、５バ
イト目から８バイト目のアドレスのデータは順次データ
バッファ３３より読み出されて第２のインターフェース
転送される。以下同様にして、データが４バイト単位に
分割されて第２のインターフェースに転送される。

他方、ファームウェア３７は、常に転送されるデータか
あと何バイト残っているかを転送済のバイト数を全デー
タ長の１００バイトより減算して管理しており、メモリ
３４の転送されるぺぎ最後のバイトのアドレスに転送終
了を支持する分割情報を格納する。これにより、転送さ
れるべぎ最後のバイトに達すると、転送制御回路３２は
分割情報に応答してマイクロプロセッサ３８に対して割
り込みｌＮＴ２を発生してハードウェアの転送動作を停
止せしめる。この様にして、全データ長１００バイトの
データが４バイト単位に分割されて第１のインターフェ
ースより第２のインターフェースへ転送される。

この従来のデータ転送装置によれば、データの分割及び
転送を全てハードウェアによって制御する場合に比べて
ハードウェアが簡単、がっ、小規模となる。

〔発明が解決しようとする問題点〕

しかし、データの分割及び転送をハードウェア及びファ
ームウェアを用いて制御する従来のデータ転送装置は、
各転送動作の起動及び停止（即ち、データの分割と転送
）及び分割情報の更新をすべてファームウェア３７によ
って制御しているので、バイト数の計算などのファーム
ウェア処理に非常に時間がかかるという問題を生じてい
た。

本発明は、分割されたデータの転送を高速で行なうこと
によりデータの転送効率を改善することのできるデータ
転送装置を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は、本発明の原理説明図である。同図中、１は第
１のインターフェース、２は第１のインターフェース１
から転送されて来るデータを一時的に格納するデータバ
ッファ、５はデータバッファ２に格納されたデータを分
割して読み出して分割されたデータを転送するデータ転
送装置、６はデータ転送装Ｍ５から転送されて来る分割
されたデータを供給される第２のインターフェースであ
る。

データ転送装置５は、前記データバッファ２と、記憶手
段３と、制御手段４とよりなる。記憶手段３には、少な
くともデータの分割単位及び分割されたデータの転送の
続行、停止を含む分割情報がデータ転送装置５の初期状
態において予め格納されている。

〔作用〕

制御手段４は、記憶手段３に格納されている分割情報に
基づいて、′データバッファ２からデータを分割して読
み出すことにより分割されたデータを第２のインターフ
ェース６へ転送する転送動作と転送停止動作とを制御す
る。

従って、各転送動作の起動、停止及び分割情報の更新を
全てファームウェアによって制御する必要がなく、分割
されたデータの転送を高速で行なうことによりデータの
転送効率を改善可能となる。

〔実施例〕

第２図は、本発明装置の一実施例を示す。本実施例では
、第１のインターフェース（図示せず）から転送されて
来るデータは、第３図の従来装置と実質的に同じ方法で
データバッファ１０に書き込まれるので、第１のインタ
ーフェースに対する転送制御回路部分の図示及び説明は
省略する。従って、データバッファ１０にはすでに第１
のインターフェースから転送されて来るデータが書き込
まれているものとする。

第２図中、１１は転送制御回路、１２はアドレスレジス
タ、１３はメモリ、１４はファームウェア、１５はマイ
クロプロセッサ、１６は演算用データ／アドレスバスで
ある。転送制御回路１１は、図示の如き接続のラッチ回
路２０〜２３と、アンド回路２４〜２６と、インバータ
２７．２８とよりなる。ＲＱは第２のインターフェース
（図示せず）に対する転送要求であり、ＲＥＳＰは第２
のインターフェースからの応答である。

ファームウェア１４の制御により、第２のインターフェ
ースへのデータ転送の開始前であるデータ転送装置の初
期状態において、分割情報が予めメモリ１３に格納され
る。分割情報には、データの分割学位及び分割されたデ
ータの転送の起動、停止などが含まれる。本実施例では
、データの分割単位及び分割されたデータの転送の起動
、停止が第１の分割情報０１１として、かつ、転送され
るべきデータの全データの全データ長（即ち、転送終了
位置）が第２の分割情報０１２として、夫々メモリ１３
内のデータバッファ１０に書き込まれているデータのビ
ットと同一アドレスに格納される。従って、本実施例で
は、メモリ１３はデータバッファ１０のメモリ容量の２
倍のメモリ容量を有する。第２図中、メモリ１３の右側
には、全データ長が１００バイトのデータを４バイト単
位に分割して転送する場合にメモリ１３に格納される第
１．第２の分割情報Ｄ１１．ＤＩ２の一例を示す。

先ず、ファームウェア１４は、アドレスレジスタ１２に
データバッファ１０の最初の読み出しアドレスをバス１
６を介して設定すると共に、バス１６を介してラッチ回
路２０をセットしてデータの転送開始を指示する。これ
により、ラッチ回路２）は第２のインターフェースに対
する転送要求ＲＱをハイレベル（即ち、オン）とし、こ
のラッチ回路２）は第２のインターフェースからの応答
ＲＥＳＰがハイレベルとなるとリセットされる。

従って、アドレスレジスタ１２の値は、アンド回路２４
の出力制御信号に応答してインクリメントされる。

アドレスレジスタ１２によりデータバッファ１０の読み
出しアドレスが指定されると、メモリ１３内の同一アド
レスに格納されている第１．第２の分割情報Ｄ１１．０
１２が読み出されて転送制御回路１１に供給される。第
１，２の分割情報Ｄ１１．Ｄ１２は、「０」の場合は転
送動作を意味し「１」の場合は転送停止を意味する。従
って、第１．２の分割情報Ｄ１１．ＤＩ２が友に「０」
の場合は、転送動作が継続される。しかし、第１゜２の
分割情報Ｄ１１．ＤＩ２が「１」の場合、マイクロプロ
セッサ１５に対して割り混み１ｎｔ１゜ｉｎｔ　２を発
生して転送動作を停止させる。

つまり、第１，２の分割情報Ｄ１１．０１２が共に「０
」の場合、ローレベル信号（Ｄ　Ｉ　１　）がラッチ回
路２０及びインバータ２７に供給されるので、第２のイ
ンターフェースに対してハイレベルの転送要求ＲＱを継
続して出力する。この結果、データバッファ１０から読
み出されたデータが第２のインターフェースへ転送され
る。次に、第４バイト目で第１の分割情報Ｄ１１が「１
」となると、ハイレベル信号（Ｄ　Ｉ　１　）がアンド
回路２６に供給されるので、ラッチ回路２２がセットさ
れて割り込みｉｎｔ　１を発生する。なお、この場合は
、インバータ２７にもハイレベル信号（Ｄ　Ｉ　１　）
が供給されるので、第２のインターフェースに対する転
送要求ＲＱはローレベルとなる。ファームウェア１４は
、割り込みｉｎｔ　１の発生後一定時間が経過すると再
度ラッチ回路２０をセットする。これにより、データは
４バイト単位でデータバッファ１０より読み出されて第
２のインターフェースへ分割的に転送される。

最後の１００バイト目のデータ転送時には、第１．２の
分割情報０１１．０！２が共に「１」である。従って、
ハイレベル信号（Ｄ　Ｉ　１　）がアンド回路２６、ラ
ッチ回路２０、インバータ２７に供給され、ハイレベル
信号（ＤＩ２）がラッチ回路２３、インバータ２８に供
給される。これにより、第２のインターフェースに対す
る転送要求ＲＱはローレベルとなり、ラッチ回路２３が
セットされて割り込みｉｎｔ　２を発生する。この結果
、ファームウェア１４は割り混みｉｎｔ　２の発生によ
り転送するべきデータの最後のバイトが転送されたこと
を通知され、分割されたデータの第２のインターフェー
スへの転送を終了する。

上述の如く、本実施例によれば、各転送動作の起動、停
止はデータ転送装置の初期状態において予めメモリ１３
に格納されている分割情報に基づいて制御され、ファー
ムウェア１４は特にメモリ１３内の分割情報を更新する
必要もない。従って、従来装置に比べてファームウェア
１４の処理時間が短縮される分だけ分割されたデータの
転送を高速で行なうことができる。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

本発明によれば、データを分割して転送する際に、各転
送動作の起動、停止及び分割情報の更新を全てファーム
ウェアによって制御する必要がなく、分割されたデータ
の転送を高速で行なうことによりデータの転送効率を改
善することができ、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明装置の一実１１Ｍｌ７Ａを示すブロック
系統図、 第３図は従来装置のブロック系統図である。 第１図及び第２図において、 １は第１のインターフェース、 ２はデータバッファ、 ３は記憶手段 ４は制御手段、 ５はデータ転送装置、 ６は第２のインターフェース、 １０はデータバッファ、 １１は転送制御回路、 １２はアドレスレジスタ、 １３はメモリ、 １４はファームウェア、 １５はマイクロプロセッサ、 １６は演算用データ／アドレスバス、 ２０〜２３はラッチ回路、 ２４〜２６はアンド回路、 ２７．２８はインバータ を示す。

Claims (3)

【特許請求の範囲】
1. （１）第１のインターフェース（１）から転送されて来
   るデータを一時的に格納するデータバッファ（２）を有
   し、該データバッファに格納されたデータを分割して読
   み出して分割されたデータを第２のインターフェース（
   ６）へ転送するデータ転送装置において、 少なくともデータの分割単位及び分割されたデータの転
   送の続行、停止を含む分割情報を該データ転送装置の初
   期状態において予め格納させる記憶手段（３）と、 該記憶手段に格納されている分割情報に基づいて、該デ
   ータバッファからデータを分割して読み出すことにより
   分割されたデータを該第２のインターフェースへ転送す
   る転送動作と転送停止動作とを制御する制御手段（４）
   とを備えたことを特徴とするデータ転送装置。
2. （２）前記制御手段（４）は、転送動作中には前記分割
   情報に基づいて前期データバッファの読み出しアドレス
   を自動的に更新することを特徴とする特許請求の範囲第
   １項記載のデータ転送装置。
3. （３）前記記憶手段（３）に格納されている分割情報は
   、前記第１のインターフェースより前記第２のインター
   フェースへ転送されるべき一連のデータの全データ長を
   も含むことを特徴とする特許請求の範囲第１項記載又は
   第２項記載のデータ転送装置。