JPS6145343A - Swapping control system - Google Patents
Swapping control systemInfo
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- JPS6145343A JPS6145343A JP59166814A JP16681484A JPS6145343A JP S6145343 A JPS6145343 A JP S6145343A JP 59166814 A JP59166814 A JP 59166814A JP 16681484 A JP16681484 A JP 16681484A JP S6145343 A JPS6145343 A JP S6145343A
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Abstract
Description
【発明の詳細な説明】
(1)産業上の利用分野
本発明は書き込みデータおよび読み出しデータを時分割
で転送する記憶装置のスワップ制御方式(2)従来の技
術
]ンピュータなどによってデータ処理を行う場合、超高
速処理を行うために記憶装置は超高速に読み出しおよび
書き込みができる超高速半導体メモリなどが望ましい。DETAILED DESCRIPTION OF THE INVENTION (1) Industrial application field The present invention is a storage device swap control method that transfers write data and read data in a time-sharing manner (2) Prior art] When data processing is performed by a computer, etc. In order to perform ultra-high-speed processing, it is desirable that the storage device be an ultra-high-speed semiconductor memory that can read and write at ultra-high speed.
しかし、一般に超高速半導体メモリは記憶容量に対する
価格が高価であり、大容量記憶装置には向かない。一方
、高速半導体メモリは中容量の記憶に向いている。そこ
で、第3図に示すように前記超高速半導体メモリなどに
代表される超高速小容量記憶装置1 (以下、バフファ
ストレージ−BSと略す)と、前記高速半導体メモリな
どに代表される高速中容量記憶装置2(以下、メインス
トレージユニット=MSUと略す)とを組み合わせ、そ
れぞれのデータ処理において必要なデータのみをMSU
からBSに移し超高速処理を行った後、そのデ、−タS
BSからMSUにデータを移し、次のデータをMSUか
らBSへ移してくるという方式が良く用いられる。However, ultrahigh-speed semiconductor memories are generally expensive in terms of storage capacity, and are not suitable for large-capacity storage devices. On the other hand, high-speed semiconductor memory is suitable for medium-capacity storage. Therefore, as shown in FIG. 3, an ultra-high-speed small-capacity storage device 1 (hereinafter abbreviated as buffer storage-BS), typified by the ultra-high-speed semiconductor memory, etc., and a high-speed medium-capacity storage device 1, typified by the aforementioned In combination with a capacity storage device 2 (hereinafter referred to as main storage unit = MSU), only the data necessary for each data processing is stored in the MSU.
After transferring the data to the BS and performing ultra-high-speed processing, the data is
A method is often used in which data is transferred from the BS to the MSU, and the next data is transferred from the MSU to the BS.
その場合、BSとMSUのメモリ領域を最大限に利用す
るため、に、BSにおいて処理の終ったデータをMSU
に返して代りのデータをMSUから持ってきて、BSと
MSUのデータを置き換えるというような制御が行われ
る。そのような制御をスワップ制御と呼ぶが、このスワ
ップ制御をいかに効率良く行うかはデータ処理を高速で
行うためにも重要な課題である。In that case, in order to make maximum use of the memory areas of the BS and MSU, data that has been processed in the BS is transferred to the MSU.
Control is performed such that the data in the BS and the MSU are replaced by returning data from the MSU. Such control is called swap control, and how to perform swap control efficiently is an important issue in order to perform data processing at high speed.
従来のスワップ制御方式について以下に概説する。まず
、BSとMSUはデータバスで結ばれている(第3図)
。すなわち、BSからMSUへのデータ転送と、MSU
からBSへのデータ転送はNバイト単位で行うことがで
きる。そして、MSUは読み出し用(MUS−4BS)
のMXNバイトの容量を持つデータレジスタと、書き込
み用(BS−MSU)の同容量のデータレジスタを持ち
、BSとMSUの間のスワップ動作は上記2つのデータ
レジスタを介してMXNバイトを単位として時分割にN
バイト単位のデータ転送をM回繰り返すことにより、読
み出しおよび書き込みが行われる。The conventional swap control method is outlined below. First, the BS and MSU are connected by a data bus (Figure 3)
. That is, data transfer from BS to MSU and
Data transfer from the BS to the BS can be performed in units of N bytes. And MSU is for reading (MUS-4BS)
It has a data register with a capacity of MXN bytes and a data register with the same capacity for writing (BS-MSU), and the swap operation between BS and MSU is performed in units of MXN bytes via the above two data registers. N to split
Reading and writing are performed by repeating data transfer in units of bytes M times.
第4図にその動作概念を示す。CPU (中央処理装置
)がスワップ制御命令を出すと、まずMSUに対して始
めのMXNバイトのデータ読み出し命令が出される。こ
れによりMSUはまずtlからt2の時間に読み出しレ
ジスタにMXNバイトのデータをメモリから読み出す。Figure 4 shows the concept of its operation. When the CPU (central processing unit) issues a swap control command, first, a command to read the first MXN bytes of data is issued to the MSU. As a result, the MSU first reads MXN bytes of data from the memory into the read register from time tl to t2.
そしてt2からtsの時間に読み出しレジスタに読み出
されたMXNバイトのデータをBSへ転送する。Then, the MXN byte data read into the read register from time t2 to ts is transferred to the BS.
BSにおいてはt4からtlの時間にMSUから転送さ
れてきたMXNバイトのデータを高速に取り込む。これ
により1回目の読み出し動作Roとデータ転送が終了す
る。続いてMSUにはデータ書き込み命令が出され、ま
ずBSはteからtlの時間にMXNバイトのデータを
高速に取り出し、MSUに転送する。MSUにおいては
転送されてきたMXNバイトのデータをtsからtlの
時間に書き込みレジスタに取り込む。そしてMXNバイ
トのデータをすべて取り込んだら、続(tsからtlO
の時間に書き込みレジスタに取り込まれたMXNバイト
のデータをメモリに書き込む。これにより1回目の読み
出し動作Roに対応する書き込み動作Woが終了する。The BS takes in MXN bytes of data transferred from the MSU at high speed from t4 to tl. This completes the first read operation Ro and data transfer. Subsequently, a data write command is issued to the MSU, and the BS first retrieves MXN bytes of data at high speed from te to tl and transfers it to the MSU. In the MSU, the transferred MXN bytes of data are taken into the write register at the time from ts to tl. After all MXN bytes of data have been imported, continue (from ts to tlO
The MXN bytes of data taken into the write register at the time are written to the memory. This completes the write operation Wo corresponding to the first read operation Ro.
以上の読み出し動作Roと書き込み動作Woによって1
回目のスワップ動作が終了する。続いて行われる2回目
のスワップ動作も1回目のスワップ動作と同様に行われ
る。1 by the above read operation Ro and write operation Wo.
The second swap operation ends. The subsequent second swap operation is also performed in the same manner as the first swap operation.
(3)発明が解決しようとする問題点
以上が従来のスワップ制御方式の動作概念である。上記
のようなスワップ制御方式の場合、例えばt2からto
の時間はデータ転送のための時間でMSUのメモリは動
作していないにもかかわらず、MSUからのビジー信号
によりCPUはMSUが動作中であると認識しており、
MSUに対して次のスワップ動作を行わせることができ
ない。すなわち、CPUは1回目のスワップ動作が終了
する時刻t9まで次のスワップ動作をMSUに対して行
うことができない。そして、teからtlおよびtlか
らtlOまでのMSUのメモリ動作時間はMSUの動作
速度がBSに対し低速であるため長いものとなってしま
い、その間BSは何も動作しない時間となってしまう。(3) Problems to be Solved by the Invention The above is the operational concept of the conventional swap control system. In the case of the above swap control method, for example, from t2 to
Although the time is for data transfer and the memory of the MSU is not operating, the CPU recognizes that the MSU is operating due to the busy signal from the MSU.
The MSU cannot be made to perform the next swap operation. That is, the CPU cannot perform the next swap operation on the MSU until time t9 when the first swap operation ends. The memory operating time of the MSU from te to tl and from tl to tlO is long because the operating speed of the MSU is slower than that of the BS, and during this time the BS does not perform any operation.
それにより全体のスワップ動作時間が長くなってしまう
という問題点があった。This poses a problem in that the entire swapping operation time becomes longer.
本発明は上記問題点を除くために、データ転送時間にお
いてもMSUのメモリ動作を行わせることができるよう
にすることによって、スワップ制御を効率的に行わせる
ことのできる記憶装置を提供することを目的とする。In order to eliminate the above-mentioned problems, the present invention provides a storage device that can perform swap control efficiently by allowing MSU memory operations to be performed even during data transfer time. purpose.
(4)問題を解決するための手段
上記目的は、上位記憶装置との間でスワップ動作を行う
記憶装置において、複数のデータを一時記憶する書き込
みデータレジスタと、複数のデータを一時記憶する読み
出しデータレジスタと制御装置とを有し、データ書き込
み動作は前記上位記憶装置から前記記憶装置へ転送され
てきた複数の書き込みデータを前記書き込みデータレジ
スタに格納後、前記記憶装置内のメ舌す分の書き込み動
作を行い、データ読み出し動作は前記メモリからの読み
出し動作を行いそれにより複数のデ二りを前記読み出し
レジスタに読み出し格納後、前記上位記憶装置への転送
を行い、前記メモリからの読み出し動作後または前記メ
モリへの書き込み動作前のデータ転送時間に、前記制御
装置が前記メモリが書き込みまたは読み出し動作をして
いないのを認識し、次のスワップ動作における前記メモ
リからの読み出し動作を行うことを特徴とする記憶装置
を提供することにある。(4) Means for solving the problem The above purpose is to provide a write data register that temporarily stores multiple data and a read data register that temporarily stores multiple data in a storage device that performs swap operations with an upper storage device. It has a register and a control device, and the data write operation is performed by storing a plurality of write data transferred from the upper storage device to the storage device in the write data register, and then writing the number of pieces of data in the storage device. The data read operation is performed by reading the data from the memory, thereby reading and storing a plurality of digital data in the read register, and then transferring the data to the upper storage device, and after the read operation from the memory or During a data transfer time before a write operation to the memory, the control device recognizes that the memory is not performing a write or read operation, and performs a read operation from the memory in the next swap operation. The objective is to provide a storage device that
(5)発明の実施例 以下、本発明の実施例について詳細に説明を行う。(5) Examples of the invention Examples of the present invention will be described in detail below.
第1図は本発明によるBSとMSUの全体的な構成図で
ある。まずBSIは制御回路11.メモリ12.書き込
みレジスタ13.および読み出しレジスタ14からなり
、書き込みレジスタ13は制御書き込み11と制御線1
11で接続され、またデータバス4およびメモリ12に
接続される。読み出しレジスタ14は制御回路11と制
御線113で接続され、またデータバス3およびメモリ
12に接続される。また、メモリ12は制御回路11と
制御線112で接続される。次にMSU2は制御回路2
1.メモリ221.222. ・・・、22M’、書
き込みレジスタ231.232. ・・・、23M’
、および読み出しレジスタ241.242. ・・・
、24M’からなり、書き込みレジスタ231.232
. ・・・。FIG. 1 is an overall configuration diagram of a BS and MSU according to the present invention. First, the BSI is the control circuit 11. Memory 12. Write register 13. The write register 13 consists of a control write 11 and a control line 1.
11, and is also connected to a data bus 4 and a memory 12. The read register 14 is connected to the control circuit 11 by a control line 113, and is also connected to the data bus 3 and the memory 12. Further, the memory 12 is connected to the control circuit 11 by a control line 112. Next, MSU2 is the control circuit 2
1. Memory 221.222. ..., 22M', write register 231.232. ..., 23M'
, and read registers 241.242. ...
, 24M', write registers 231.232
.. ....
23M゛は制御回路21とそれぞれ制御線2111.2
112、・・・、 211M’で接続され、またデータ
バス3およびメモリ221.222. ・・・、22
M”にそれぞれ接続される。読み出しレジスタ241.
242. ・・・、24M’は制御回路21とそれぞ
れ制御線2131、2132. ・・・、 213M
”で接続され、またデータバス4およびメモリ221.
222. ・・・、22M’にぞれぞれ接続される。23M' is the control circuit 21 and the control line 2111.2 respectively.
112, . ..., 22
read registers 241 .
242. . . , 24M' are the control circuit 21 and the control lines 2131, 2132 . ..., 213M
”, and also connected to data bus 4 and memory 221 .
222. ..., 22M', respectively.
またメモリ221.222. ・・・、22M′は制
御回路21と制御線2121.2122゜・・・、 2
12+’l’で接続される。5はBSIとMSU2との
間のスワ・ノブ動作等を行う制御装置である。Also, memory 221.222. ..., 22M' is the control circuit 21 and the control line 2121.2122°..., 2
Connected by 12+'l'. Reference numeral 5 denotes a control device that performs a swath knob operation between the BSI and the MSU 2.
以上のような構成の記憶装置の動作について、第2図の
説明図を用いながら説明を行う。まず、第1図において
BSIとMSU2を結ぶデータバス3および4は例えば
Nバイト単位の並列バスである。そして、BSIの書き
込みレジスタ13および読み出しレジスタ14はNバイ
トのバッファレジスタである。また、MSU2の書き込
みレジスタ231.232. ・・・、23M’装置
のそれぞれはデータバス3と同サイズの並列バッファ
(この場合はNバイト)で、従来は8バイト程度であっ
たのに対し、64バイト程度と大きくとる。読み出しレ
ジスタ241.242. ・・・、24M’も同様で
ある。The operation of the storage device configured as above will be explained using the explanatory diagram of FIG. 2. First, in FIG. 1, data buses 3 and 4 connecting the BSI and MSU 2 are parallel buses of, for example, N bytes. The write register 13 and read register 14 of the BSI are N-byte buffer registers. Also, the write registers 231, 232 . ..., each of the 23M' devices has a parallel buffer of the same size as data bus 3.
(N bytes in this case), which is about 64 bytes, whereas conventionally it was about 8 bytes. Read register 241.242. ..., 24M' are also the same.
以下、第1図と第2図を順次参照しながら説明する。ま
ずCPU (第1図では図示せず)がスワップ制御命令
を出すと、まず制御装置5よりMSU2の制御回路21
に始めのMXNバイトのデータ読み出し命令が出され、
それにより制御線2121、2122. ・・・、
212M′(これらはアドレス線も含む)を介して、メ
キリ221.222. ・・・。The following description will be made with reference to FIG. 1 and FIG. 2 in sequence. First, when the CPU (not shown in FIG. 1) issues a swap control command, the control device 5 first issues a swap control command to the control circuit 21 of the MSU2.
A data read command for the first MXN bytes is issued,
As a result, control lines 2121, 2122 . ...,
212M' (these also include the address lines) to the memory 221.222. ....
22M゛にデータ読み出し命令が出される。これにより
、まずt+’からt2′の時間にMSU2の読み出しレ
ジスタ241,242.・・・、24M’にM×NXN
バイトータがメモリ221.222. ・・・。A data read command is issued at 22M. As a result, first, from time t+' to t2', read registers 241, 242 . ..., M×NXN to 24M'
Byte data is stored in memory 221.222. ....
22M′から読み出される。そして、続くt2゛がらt
3’の時間に制御線 2131.2132. ・・・
。22M'. Then, from the following t2゛t
Control line at time 3' 2131.2132. ...
.
213M ”を介して読み出しレジスタ241.242
. ・・・、24M’に順次転送命令が出されて、M
XNハイドのデータがNバイトずつデータバス4を介し
てBSlへ転送される。BSIにおいてはまず、制御回
路11が制御装置5から転送開始の信号を受は取る。そ
してLm”からL 、 Hの時間にMSU2から転送さ
れて、きたNバイトずつのデータが書き込みレジスタ1
3に入力され、その都度高速にメモリ12に取り込まれ
、計MXNバイトが取り込まれる。なお、この動作は制
御回路11がら制御線111および制御線112 (
’アドレス線も含む)に出力される信号によって制御さ
れる。次にBS1は逆にMSU2への転送開始信号をM
SU2へ制御線5を介して出した後、ta’からtt′
の時間にメモリ12からNバイトずつ計MXNバイトの
データを読み出しレジネタ1.4 %介してデータバス
3に出力し、MSU2へ転送する。この動作は制御回路
11から制御線112(アドレス線も含む)および制御
線113に出力される信号によって、制御される。、M
SU2においては制御回路21が制御装置5から転送開
始信号を受は取った後、制御線2111.2112.
・・・、 211M’を介して書き込みレジスタ23
1.232. ・・・、23M’に順次指令を与え、
BSIから転送されてきたデータをtI+’からt9’
の時間に書き込みレジスタ231゜232、・・・、2
3M’にNバイトずつ取り込む。全部取り込んだら、続
(t9′からtlO′の時間に書き込みレジスタ231
.232. ・・・、23M’の内容をメモリ221
.222. ・・・、22M”に書き込む。この動作
は制御回路21から制御線2111.。213M” through read register 241.242
.. ..., 24M' are sequentially issued with transfer commands, and M
The data of the XN hide is transferred N bytes at a time to the BS1 via the data bus 4. In the BSI, first, the control circuit 11 receives a transfer start signal from the control device 5. Then, the N bytes of data transferred from MSU2 from Lm'' to L and H are written into write register 1.
3, and each time it is input to the memory 12 at high speed, a total of MXN bytes are input. Note that this operation is performed by the control circuit 11 through the control line 111 and the control line 112 (
' (including address lines). Next, BS1 conversely sends a transfer start signal to MSU2.
After outputting to SU2 via control line 5, from ta' to tt'
At the time of , data of a total of MXN bytes is read from the memory 12 in increments of N bytes and is outputted to the data bus 3 via the register 1.4% and transferred to the MSU 2. This operation is controlled by signals output from the control circuit 11 to control lines 112 (including address lines) and control lines 113. ,M
In SU2, after the control circuit 21 receives a transfer start signal from the control device 5, control lines 2111, 2112, .
..., write register 23 via 211M'
1.232. ..., giving commands to 23M' in sequence,
Data transferred from BSI from tI+' to t9'
Write registers 231, 232, . . . , 2 at times of
Import N bytes into 3M'. After reading all the data, continue (from t9' to tlO', the write register 231
.. 232. ..., the contents of 23M' are stored in the memory 221
.. 222. . . , 22M". This operation is carried out from the control circuit 21 to the control line 2111. .
2112、 ・・・、 211M’ 、および制御線
2121.2122゜・・・、 212M′(アドレス
線も含む)に出力される信号によって制御される。以上
、MSU2からBSIへのMXNバイトのデータ転送、
およびBSlからMSU2へのMXNバイトのデータ転
送という動作が1回目のスワップ動作であるが、t2’
からt9’の破線で示した時間はデータ転送時間であり
、MSU2のメモリ221.222. ・・・、22
M’はメモリ動作を行っていない。このような場合制御
回路21は、ビジー信号(メモリが動作中であることを
示す信号)を制御装置5へ出力しないようにする。従っ
て、CPUは制御装置6を介してビジー信号が出力され
ていなければ、2回目のスワップ動作に対するデータ読
み出し動作R1を行うことができる。すなわち、時間t
2′からt9”の間の時刻t++’において1回目の一
スワンプ動作に対するデータ書き込み動作Woが行われ
る前に、2回目のスワップ動作命令が制御装置6に出さ
れる。これによってt2’からt9′のデータ転送時間
内の時間t++’からt12′の間に2回目のデータ読
み出し動作R+が1回目の場合と同様にして行われ、新
しいMXNバイトのデータがメモリ221.222.
・・・、22M”から読み出しレジスタ241.24
2. ・・・、24M’に読み出される。このとき、
もし読み出し開始時刻t12′が1回目のMSU2から
BSIへのデータ転送終了時刻to’より前にきてはな
らない。2112, . . . , 211M' and control lines 2121, 2122°, . . . , 212M' (including address lines). Above is the data transfer of MXN bytes from MSU2 to BSI.
The operation of transferring MXN bytes of data from BS1 to MSU2 is the first swap operation, but t2'
The time indicated by the broken line from t9' to t9' is the data transfer time, and the time from memory 221.222. ..., 22
M' is not performing memory operations. In such a case, the control circuit 21 does not output a busy signal (a signal indicating that the memory is in operation) to the control device 5. Therefore, unless a busy signal is outputted via the control device 6, the CPU can perform the data read operation R1 for the second swap operation. That is, time t
Before the data write operation Wo for the first swamp operation is performed at time t++' between 2' and t9'', a second swap operation command is issued to the control device 6. As a result, from t2' to t9' A second data read operation R+ is performed in the same manner as the first time from time t++' to t12' within the data transfer time of 221, 222, .
..., 22M" read register 241.24
2. ..., 24M'. At this time,
If the read start time t12' must not come before the end time to' of the first data transfer from the MSU2 to the BSI.
これは以下の理由による。This is due to the following reasons.
読み出し動作(Ro、R+)にかかる時間は。What is the time required for read operation (Ro, R+)?
制御回路21よりメモリ221〜22M′にアドレス指
定をするための信号(RAS、CAS、アドレス信号等
)を送信するための時間である。従って、メモリ221
〜22M′よりレジスタ241〜24M′にデータが読
み出されるのはt12という点である。This is the time for transmitting signals (RAS, CAS, address signals, etc.) for specifying addresses from the control circuit 21 to the memories 221 to 22M'. Therefore, memory 221
It is at point t12 that data is read from registers 241 to 24M' from 22M' to 24M'.
従って、t8よりt12が前にこないように制御を行う
。書き込みWo、W’+についても同じことがいえる。Therefore, control is performed so that t12 does not come before t8. The same can be said for writing Wo, W'+.
以上のようにして読み出された2回目のMXNバイトの
データはt12′からt13′の時間にデータバス4を
介してBSIへ転送される。これにより、IJSIは1
回目の書き込みデータをMSU2へ転送し終った時刻t
7”の直後に、MSUlから制御線5を介して転送開始
信号を得て、t +4 ’からtri’の時間にMSU
2からの2回目のMXNバイトのデータをメモリ12に
取り込むことができる。そして、BSIにおいては。The second MXN byte data read as described above is transferred to the BSI via the data bus 4 from t12' to t13'. As a result, IJSI is 1
Time t when the first write data has been transferred to MSU2
Immediately after 7'', a transfer start signal is obtained from MSU1 via control line 5, and from time t+4' to tri', MSU
The second MXN bytes of data from 2 can be taken into the memory 12. And in BSI.
t16′からt17′の時間に2回目のMXNバイトの
書き込みデータをMSU2ヘデータバス3を介して転送
する。このとき、MSU2においてはビジー信号は出力
されていないので、前記したようにts’からtoo’
の時間に1回目のスワップ動作に対する書き込み動作W
eが行われる。The second write data of MXN bytes is transferred to the MSU2 via the data bus 3 from t16' to t17'. At this time, MSU2 does not output a busy signal, so as mentioned above, ts' to too'
Write operation W for the first swap operation at time
e is performed.
そして、その間にBSIから転送されてきた2回目のM
XNバイトの書き込みデータがt18′からt19′の
時間にMSU2の書き込みレジスタ231、232.
・・・、23M”に順次取り込まれる。In the meantime, the second M that was transferred from BSI
XN bytes of write data are written to write registers 231, 232 .
..., 23M''.
以上のようにして取り込まれた2回目のデークーはt1
9′からt 20’ の時間にメモリ221.222
゜・・・、22M’に書き込まれ、2回目のスワン、プ
動作を終了する。以後、同様にデータ転送時間を利用し
て次のスワップ動作に対する読み出し動作が行われる。The second deku imported in the above manner is t1
9′ to t 20′ memory 221.222
゜..., is written to 22M', and the second swan-pu operation is completed. Thereafter, the read operation for the next swap operation is similarly performed using the data transfer time.
以上のようにデータ転送時間においてもMSU2のメモ
リ動作を行わせるようにすることによって、スワップ動
作を高速に行うことができる。As described above, by causing the MSU 2 to perform the memory operation even during the data transfer time, the swap operation can be performed at high speed.
(6)発明の効果
本発明によれば、MSUのメモリが動作していないデー
タ転送時間に、次のスワップ動作におけるメモリ読み出
し動作を行うようにすることによりBS・の遊計時間を
滅ぼすことができ、効率の高いスワップ動作を行わせる
ことが可能となる。(6) Effects of the Invention According to the present invention, by performing the memory read operation for the next swap operation during the data transfer time when the memory of the MSU is not operating, it is possible to waste the idle time of the BS. This makes it possible to perform highly efficient swap operations.
第1図は本発明によるスワップ動作の動作説明図、第2
図は本発明による記憶装置の全体的な構成図、第3図は
BSとMSUの間のスワップ動作の説明図、第4図は従
来のスワップ動作の動作説明図である。
1・・−−−−・−BS、 2−・−・−・M
SU。
11.21−−−−−・・−制御回路、 221
,222. ・・ ・、23M’−・・−・−メモリ
、 231,232. ・・・、23M’・
・−−−−−−一書き込みレジスタ。
241、242. ・・・、24M’−・・−・・−
・読み出しレジスタ、 5・・−一−−−−−制
御装置。FIG. 1 is an explanatory diagram of the swap operation according to the present invention, and FIG.
3 is an explanatory diagram of a swap operation between a BS and an MSU, and FIG. 4 is an explanatory diagram of a conventional swap operation. 1・・・−・・−BS, 2−・−・−・M
S.U. 11.21------Control circuit, 221
, 222. ... , 23M'--Memory, 231,232. ..., 23M'・
-------One write register. 241, 242. ..., 24M'--...--
-Read register, 5...-1-----Control device.
Claims (1)
データレジスタ、複数のデータを一時記憶する読み出し
データレジスタを有する記憶装置と、該上位記憶装置と
該記憶装置との間のスワップ動作を制御する制御装置と
で構成され、データ書き込み動作は前記上位記憶装置か
ら前記記憶装置へ転送されてきた複数の書き込みデータ
を前記書き込みデータレジスタに格納後、前記記憶装置
内のメモリへの書き込み動作を行い、データ読み出し動
作は前記メモリからの読み出し動作を行いそれにより複
数のデータを前記読み出しレジスタに読み出し格納後、
前記上位記憶装置への転送を行うシステムにおいて、前
記メモリからの読み出し動作後または前記メモリへの書
き込み動作前のデータ転送時間に、前記制御装置が前記
メモリが書き込みまたは読み出し動作をしていないこと
を該制御装置が認識し、かつ、次のスワップ動作におけ
る前記メモリからの読み出し動作を行うことを特徴とす
るスワップ制御方式。A storage device having an upper storage device, a write data register for temporarily storing a plurality of data, a read data register for temporarily storing a plurality of data, and control for controlling a swap operation between the upper storage device and the storage device. The data write operation is performed by storing a plurality of write data transferred from the upper storage device to the storage device in the write data register, and then writing the data to the memory in the storage device. The read operation is a read operation from the memory, whereby a plurality of data are read and stored in the read register, and then
In the system that performs transfer to the upper storage device, the control device determines that the memory is not performing a write or read operation during a data transfer time after a read operation from the memory or before a write operation to the memory. A swap control method characterized in that the control device recognizes and performs a read operation from the memory in the next swap operation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59166814A JPS6145343A (en) | 1984-08-09 | 1984-08-09 | Swapping control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59166814A JPS6145343A (en) | 1984-08-09 | 1984-08-09 | Swapping control system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6145343A true JPS6145343A (en) | 1986-03-05 |
Family
ID=15838154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59166814A Pending JPS6145343A (en) | 1984-08-09 | 1984-08-09 | Swapping control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6145343A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03189845A (en) * | 1989-12-13 | 1991-08-19 | Internatl Business Mach Corp <Ibm> | Hierarchical memory system and cache memory subsystem |
US6342759B1 (en) | 1997-06-03 | 2002-01-29 | Hitachi, Ltd. | Color cathode ray tube having an improved phosphor screen |
-
1984
- 1984-08-09 JP JP59166814A patent/JPS6145343A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03189845A (en) * | 1989-12-13 | 1991-08-19 | Internatl Business Mach Corp <Ibm> | Hierarchical memory system and cache memory subsystem |
JPH0574103B2 (en) * | 1989-12-13 | 1993-10-15 | Ibm | |
US6342759B1 (en) | 1997-06-03 | 2002-01-29 | Hitachi, Ltd. | Color cathode ray tube having an improved phosphor screen |
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