JPH0690711B2 - メモリアクセス制御方式 - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔概要〕 少なくとも、１つ乃至数個の記憶装置と、１つ乃至複数
個の第１のメモリアクセス要求装置群と、１つ乃至複数
個の第２のメモリアクセス要求装置群とを備え、上記第
１のメモリアクセス要求装置群からのメモリアクセス要
求と、上記第２のメモリアクセス要求装置群からのメモ
リアクセス要求とを優先順位をとり、上記記憶装置に複
数本のデータバスによってアクセスする優先順位制御回
路を備えた記憶制御装置から構成されるメモリシステム
におけるメモリアクセス制御方式に関し、 記憶制御装置と記憶装置との間の読み出しデータバス
と，書き込みデータバスの本数を削減することを目的と
し、 上記の記憶装置と記憶制御装置間の上記複数本からなる
読み出しデータバス，及び書き込みデータバスをメモリ
アクセス要求装置群の種類数に分割し、上記第１のメモ
リアクセス要求装置（CPU）群からのメモリアクセス
は、該分割されたデータバスの特定のデータバスを使用
して行い、上記第２のメモリアクセス要求装置（VU）群
からのメモリアクセスは、該分割されたデータバスの全
てのデータバスを使用して行うように構成する。

〔産業上の利用分野〕

本発明は、少なくとも、１つ乃至複数個の記憶装置と、
１つ乃至複数個の第１のメモリアクセス要求装置群と、
１つ乃至複数個の第２のメモリアクセス要求装置群とを
備え、上記第１のメモリアクセス要求装置群からのメモ
リアクセス要求と、上記第２のメモリアクセス要求装置
群からのメモリアクセス要求との優先順位をとり、上記
記憶装置に複数本のデータバスによってアクセスする優
先順位制御回路を備えた記憶制御装置から構成されるメ
モリアクセスにおけるメモリアクセス制御方式に関す
る。

通常、ベクトル処理ユニット等においては、ベクトル演
算を行うために、多量のベクトルデータを主記憶装置
（MSU）からベクトルレジスタ（VR）等に転送してお
き、該ベクトルレジスタ（VR）からのデータを順次読み
出して、演算パイプラインによって演算を行い、得られ
たデータをベクトルレジスタ（VR）に書き込み、該書き
込まれたデータを主記憶装置（MSU）に転送して書き込
みを行う。

これらの動作は、一般的に、ベクトルロード命令，ベク
トル演算命令，ベクトルストア命令の３段階によって実
行される。

この他に、中央処理装置（CPU）かのスカラー命令によ
るロード／ストアアクセスがある。

このようにして、少なくとも、ベクトルデータを処理す
るベクトル処理ユニット（VU）と、スカラーデータを処
理するスカラーデータ処理装置とからのメモリアクセス
要求を処理する記憶制御装置（MCU）と主記憶装置（MS
U）との間には、該ベクトル処理ユニット（VU）用のロ
ード／ストアデータバスと、中央処理装置（CPU）から
のロード／ストアデータバスとを張る必要があった。

然しながら、このような記憶制御装置（MCU）を備えた
データ処理システムでは、上記記憶制御装置（MCU）と
主記憶装置（MSU）との間のデータバスの使用率は、流
れるデータ量からいって、ベクトル処理ユニット（VU）
の方が圧倒的な大きいことに着目すると、効率の良いメ
モリアクセス制御方式の構築が期待できる。

〔従来の技術と発明が解決しようとする問題点〕

第３図は従来のメモリアクセス制御方式を説明する図で
あって、（ａ）はロード系の場合を示し、（ｂ）はスト
ア系の場合を示している。

先ず、第３図（ａ）において、中央処理装置（CPU）３
より送られてきたベクトル命令は、ベクトル処理ユニッ
ト（VU）２のベクトル命令制御部22によって、ベクトル
演算命令か、ベクトルアクセス命令（ベクトルロード命
令）であるかを認識し、ベクトル演算命令であれば、図
示していない演算パイプラインに送られ、ベクトルアク
セス命令であれば、ロードアクセス命令処理部（A,若し
くはＢ）21aに、該認識されたベクトルロード命令が送
られる。

例えば、ロードアクセス命令処理部（Ａ）21aにおいて
は、該ベクトルロード命令を受け取ると、該命令に付随
する先頭アドレス，ディスタンス，及びベクトル長を基
に、ベクトルアドレス発生部（Ａ）210において、上記
先頭アドレスにディスタンスを加算しながら記憶制御装
置（MCU）４のMSUプランオリテイ制御部44に要求アドレ
ス信号を順次送出する。

MSUプライオリティ制御部44ではバンクビジー（エレメ
ント間のプライオリティによる等），他のアクセス装置
（例えば、CPU）との優先順位等をとって、各主記憶装
置（以下、MSUと云う）１を起動する。｛MSU起動信号
参照｝ 各MSU（0,1）１では、上記MSUプライオリティ制御部44
からのアドレス情報をもとに、所望のモジュール，バン
クに起動をかけ、MSU（0,1）１のデータを読み出す。

該読み出されたデータは、例えば、エラー訂正回路によ
って、誤り符号チェック（ECC）を行った後、読み出し
データバスを介して、記憶制御装置（MCU）４を経由
し、ベクトル処理ユニット（VU）２のロードアクセス命
令処理部（Ａ）21aのロードアライン回路212aに入力さ
れ、該データのエレメント番号と、メモリアドレスによ
って所望のベクトルレジスタ（VR0,1））23に送ること
ができるようにアラインが行われる。

該アラインされたデータは一旦ロードデータバッファ21
3aに保持され、例えば、２エレメントが揃った時点で、
ベクトルレジスタ（VR0,1）23に同時に書き込みが行わ
れる。

上記ロードアライン回路212aに対するゲート信号は、上
記記憶制御装置（MCU）４のMSUプライオリティ制御部44
から、MSU1か送られてくるデータのタイミングに合わせ
て送られてくるアライン情報に基づいてベクトルロード
命令制御部（Ａ）211aで生成される。

次に、第３図（ｂ）によって、従来のベクトルストア命
令の動作の概略動作を説明する。

ベクトルストア命令の動作も、上記ベクトルロード命令
の動作と同様の動作を、ベクトルアドレス発生部（A,或
いはＢ）210,及び記憶制御装置（MCU）４のMSUプライオ
リティ制御部44で行う。

即ち、MSU（0,1）１に起動がかけられると同時に、その
プライオリティ情報をベクトルストア命令制御部（Ａ）
211bに入力し、予め、蓄えられているストアデータバッ
ファ213bより、ストアデータをストアアライン回路212b
でアラインした後、記憶制御装置（MCU）４を経由し
て、書き込みデータバスを介して対応するMSU（0,1）
１に送出する。

又、第３図（ａ），（ｂ）において、中央処理装置（CP
U）３からの命令フェッチ，データフェッチは、ベクト
ル処理ユニット（VU0,1）２からのメモリアクセスと同
じようにして、記憶制御装置（MCU）４のMSUプライオリ
ティ制御部44に要求アドレス信号が送られ、MSU（0,
1）１より読み出されたデータを専用のデータバスを介
し、記憶制御装置（MCU）４を経由して中央処理装置（C
PU）２用のロード／ストアデータバス，に送られ
る。

中央処理装置（CPU）３は一般的に、バッファ記憶31を
持っているので、該メモリアクセスに対しては、バッフ
ァ記憶31に記憶する為の一連のブロックの読み出しが行
われる。

そして、記憶制御装置（MCU）４内で一旦MSU（0,1）１
から読み出されたデータをバッファレジスタに入れ、中
央処理装置（CPU）１が一番必要とするデータを最初に
送るようにし、該中央処理装置（CPU）３との間のデー
タバス幅を細く（例えば、16バイト幅８バイト幅）す
るように構成している。

第３図（ｂ）において、一般に、中央処理装置（CPU）
３からストアする場合も、なるべくブロック単位で転送
することにより、ストア動作の処理をなるべく少なくな
るようにしている。

この為、記憶制御装置（MCU）４内でバッファリングし
ておき、上記ブロックの単位に揃った段階でMSU1に対し
て、該ストアアクセスの処理を行うようにしている。

従って、従来のメモリアクセス制御方式においては、ア
クセス頻度の少ない中央処理装置（CPU）３からのメモ
リアクセス用に、専用の書き込みデータバス／読み出
しデータバスを張っており、該ハードウェア量（接続
ケーブル線）が多いと云う問題があった。

本発明は上記従来の欠点に鑑み、少なくとも、１つ乃至
複数個の記憶装置と、１つ乃至複数個の第１のメモリア
クセス要求装置群｛例えば、中央処理装置（CPU）｝
と、１つ乃至複数個の第２のメモリアクセス要求装置群
｛例えば、ベクトル処理ユニット（VU0,1）｝とを備
え、上記中央処理装置（CPU）からのメモリアクセス要
求と、上記ベクトル処理ユニット（VU）群からのメモリ
アクセス要求との優先順位をとり、上記記憶装置に複数
本のデータバスによってアクセス優先順位制御回路を備
えた記憶制御装置から構成されるメモリシステムにおい
て、中央処理装置（CPU）からのメモリアクセスが、他
の処理装置、例えば、ベクトル処理ユニットからのメモ
リアクセス頻度に比較して少ないことに着目し、上記記
憶制御装置から記憶装置に張られるデータバスを効率的
に使用し、ハードウェア量を削減するメモリアクセス制
御方式を提供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明のメモリアクセス制御方式の原理図であ
り、上記の問題点は、下記構成のメモリアクセス制御方
式によって解決される。

少なくとも、１つ乃至複数個の記憶装置１と、１つ乃至
複数個の第１のメモリアクセス要求装置３群と、１つ乃
至複数個の第２のメモリアクセス要求装置２群とを備
え、 上記第１のメモリアクセス要求装置３群からのメモリア
クセス要求と、上記第２のメモリアクセス要求装置２群
からのメモリアクセス要求との優先順位をとり、上記記
憶装置１に複数本のデータバス，によってアクセス
するバス優先順位制御回路44aを備えた記憶制御装置４
から構成されるメモリシステムにおいて、 該記憶装置１と記憶制御装置４間の上記複数本からなる
読み出しデータバス，及び書き込みデータバスをメモリ
アクセス要求装置群の種類数に分割し、 上記第１のメモリアクセス要求装置３群からのメモリア
クセスは、該分割されたデータバスの特定のデータバス
を使用して行い、 上記第２のメモリアクセス要求装置２群からのメモリア
クセスは、該分割されたデータバスの全てのデータバス
，を使用して行うように構成する。

〔作用〕

即ち、本発明によれば、記憶制御装置（MCU）は主記憶
装置（MS0〜ｎ）間のデータバスを、メモリアクセス要
求装置、例えば、中央処理装置（CPU）とベクトル処理
ユニット（VU0,1）の２種類に分割し、中央処理装置（C
PU）と、ベクトル処理ユニット（VU0,1）のアクセスパ
イプラインとが使用できる読み出しデータバス，及び書
き込みデータバス（点線で示す）と、ベクトル処理ユニ
ット（VU0,1）のアクセスパイプラインのみが使用でき
る読み出しデータバス，及び書き込みデータバス（実線
で示す）とに種類分けする。

そして、本願出願者が別途出願している「ベクトル命令
処理方式」で開示しているベクトル圧縮／拡張変換命令
の実行に際しては、一般のベクトルロード／ストア命令
に比較して，該命令の出現頻度が少ないことから、ベク
トル処理ユニット（VU0,1）内の２つのアクセスパイプ
ラインの一方（Ａ）のみを動作させ、上記実線で示した
データバスのみを使用するようにする。同じように、出
現頻度の少ない中央処理装置（CPU）からのメモリアク
セス要求に対しては、上記と異なる点線で示したデータ
バスのみを使用する。

従って、当該データ処理システムの全体のスループット
を余り低下させることなく中央処理装置（CPU）専用の
データバスを削除することができる効果がある。又、ベ
クトル圧縮／拡張命令が使用するデータバスと中央処理
装置（CPU）が使用するデータバスとを分離して使用す
ることにより、プライオリティ制御が容易となる。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図は本発明のメモリアクセス制御方式の原理
図であり、第２図が本発明の一実施例をブロック図で示
した図であって、第１図，第２図におけるMSUプライオ
リティ制御部44,及び記憶制御装置（MCU）４と主記憶装
置（MSU0,1,…）１との間に張られているデータバス
（実線）と、（点線）が本発明を実施するのに必要
な手段でである。尚、全図を通して同じ符号は同じ対象
物を示している。

以下、第１図，第２図によって、本発明のメモリアクセ
ス制御方式を説明する。尚、ストア系はロード系の同様
の接続構成になっているので、図面を見易くする為に、
その接続線を一部省略してある。

一般に、データ処理システムが高速化，及び大型化する
程、例えば、主記憶装置（MSU）１に対するアクセス時
間の短縮が要求され、この為、中央処理装置（CPU）３
内には、なるべく大容量のバッファ記憶31が備えられて
いて、該中央処理装置（CPU）１でのデータ処理（ロー
ド系／ストア系の処理）はこのバッファ記憶31との間で
行われる。

又、ベクトル処理においては、一連のベクトル処理を行
うのに、ベクトルロード命令，ベクトル演算命令，ベク
トルストア命令を高速に行うことが要求される。この
為、ベクトルアクセス命令のアクセスタイムを短縮する
工夫が行われ、例えば、ベクトル処理ユニット（VU0,
1）２内のアライン処理部212とロード／ストアデータバ
ッファ213、ベクトルレジスタ（VR0,1）23等のアクセス
命令におけるデータ処理部と、記憶制御装置（MCU）４
内のロードデータ回路41,ストアデータ回路42をベクト
ル処理ユニット（VU0,1）２内に共存させて、アクセス
タイムの短縮化が行われている。（第２図，第３図参
照） このようなデータ処理システムにおいて、更に高速化を
図る為に、第２図に示してあるように、複数台のベクト
ル処理ユニット（VU0,1）２を並列に設ける共に、主記
憶装置（MSU0,1,…）１内にデータ転送パス11を設け
て、ベクトル圧縮／拡張変換を効率良く行うことが、前
述の本願出願者が別途出願している「ベクトル命令処理
方式」に開示してある。

このようなデータ処理システムでのメモリアクセスを大
別すると、前述のように、 （１） アクセス頻度の少ない中央処理装置（CPU）３
からのメモリアクセス （２） 通常のベクトルロード／ストアアクセスと比較
すると発生頻度の少ない、前述のベクトル圧縮／拡張変
換命令によるメモリアクセス｛本来は、ベクトル処理ユ
ニット（VU）間でのデータ転送命令であるが、ハードウ
ェア量を削減する為に、主記憶装置（MSU0,1…）１との
間のデータバス，及び該主記憶装置（MSU0,1…）１内
のデータ転送パス11を使用する為のメモリアクセス｝ （３） 上記通常のベクトルロード／ストア命令による
メモリアクセス に分類できる。

そこで、第１図の原理図，及び第２図に示したように、
本発明においては、アクセスパイプラインA25をベクト
ル圧縮／拡張命令で使用する場合には、アクセスパイプ
ラインB26からの通常のベクトルロード／ストアアクセ
スは、主記憶装置（MSU0,1）１−ベクトル処理ユニット
（VU0,1）２間のデータバスにおける実線部を使用し
ないように、MSUプライオリティ制御部44で制御する必
要があり、第１図で示したように、該MSUプライオリテ
ィ制御部44内のバス優先順位制御回路44aの部分に、ア
クセスパイプラインA25がベクトル圧縮／拡張命令で実
行中であることを、ベクトルロード／ストア命令制御部
A211より通知することで行うように制御する。

上記の制御は、例えば、ベクトル命令制御部22で管理す
ることも可能である。即ち、該ベクトル圧縮／拡張命令
をアクセスパイプラインA25に発信する場合には、アク
セスパイプラインB26が動作していないように制御す
る。又、アクセスパイプラインB26に対する発信条件に
おいては、アクセスパイプラインA25で、上記ベクトル
圧縮／拡張命令が動作していないことにより発信するよ
うに制御する。

このようなメモリアクセス制御を行うことにより、通常
のベクトルロード／ストアアクセスにおいては、ベクト
ルデータの２つの要素を、それぞれアクセスパイプライ
ンA25,及びアクセスパイプラインB26を用いて、実線
，点線で示した２本のロード／ストアデータバスを
介して転送することにより、合計４要素のデータ転送を
１つのベクトル処理ユニット（VU0）２と、主記憶装置
（MSU0,1,…）１との間で行うことができる。

又、前述のように、本願出願者が別途出願している「ベ
クトル命令処理方式」で開示しているベクトル圧縮／拡
張命令を実行するときのメモリアクセスにおいては、実
線で示したデータバスのみを使用し、主記憶装置（MS
U0,1）１内のデータ転送パス11を介して、１つのベクト
ル処理ユニット（VU0）２から同時に２つのベクトル要
素の圧縮／拡張変換を行うことができる。

即ち、その１つの要素はベクトル処理ユニット（VU0）
２から主記憶装置（MSU0）１のデータ転送パス11を使用
し、他の要素にていては、同じベクトル処理ユニット
（VU0）２から主記憶装置（MSU1）１のデータ転送パス1
1を使用することで、２つの要素に対する圧縮／拡張変
換の処理を実行することができる。

そして、中央処理装置（CPU）３からのメモリアクセス
においては、当該中央処理装置（CPU）３内のバッファ
記憶31内に格納されているデータブロックとの間で高速
にデータ処理を行うが、該バッファ記憶31に必要とする
データブロックが存在しないとき（即ち、ミスヒットの
とき）、主記憶装置（MSU0,1,…）１に対してブロック
フェッチ要求を出力するもので、前述のベクトル処理ユ
ニット（VU0,1）２からのベクトルデータに対するメモ
リアクセスに比較して、メモリアクセスの頻度が少ない
ことに着目し、該ベクトル処理ユニット（VU0,1）２で
使用されることが少ない、点線で示したデータバスの
みを使用して、上記ムーブイン処理を行うようにする。
勿論、このとき、上記記憶制御装置（MCU）４内のMSUプ
ライオリティ制御部44内のバス優先順位制御回路44aに
おいて、当該バスがベクトルロード／ストア命令で使用
されていない条件が認識されることが必要である。

このように、本発明は、複数個の装置からのメモリアク
セス要求を、記憶制御装置（MCU）内のMSUプライオリテ
ィ制御部で、データバスに対するプライオリティをとっ
て主記憶装置（MSU0,1,…）との間でメモリアクセスを
行う方式において、各装置からのメモリアクセス要求の
発生頻度に差があることに着目し、少なくとも、装置の
種別の数に、該データバスを分割し、各装置からのメモ
リアクセス要求の種類に応じて、使用できるデータバス
を選択的に割り当ててメモリアクセスを行うようにした
所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のメモリアクセス
制御方式は、少なくとも、１つ乃至複数個の記憶装置
と、１つ乃至複数個の第１のメモリアクセス要求装置群
と、１つ乃至複数個の第２のメモリアクセス要求装置群
とを備え、上記第１のメモリアクセス要求装置群からの
メモリアクセス要求と、上記第２のメモリアクセス要求
装置群からのメモリアクセス要求との優先順位をとり、
上記記憶装置に複数本のデータバスによってアクセスす
る優先順位制御回路を備えた記憶制御装置から構成され
るメモリシステムにおけるメモリアクセス制御方式にお
いて、上記記憶装置と記憶制御装置間の複数本からなる
読み出しデータバス，及び書き込みデータバスをメモリ
アクセス要求装置群の種類数に分割し、上記第１のメモ
リアクセス要求装置（CPU）からのメモリアクセスは、
該分割されたデータバスの特定のデータバスを使用して
行い、上記第２のメモリアクセス要求装置（VU）群から
のメモリアクセスは、該分割されたデータバスの全ての
データバスを使用して行うように構成したものであるの
で、当該データ処理システムの全体のスループットを余
り低下させることなく中央処理装置（CPU）専用のデー
タバスを削除することができる効果がある。又、ベクト
ル圧縮／拡張命令が使用するデータバスと中央処理装置
（CPU）が使用するデータバスとを分離することによ
り、プライオリティ制御が容易となる。

【図面の簡単な説明】

第１図は本発明のメモリアクセス制御方式の原理図， 第２図は本発明の一実施例をブロック図で示した図， 第３図は従来のメモリアクセス制御方式を説明する図， である。 図面において、 １は主記憶装置（MSU0,1,…）， 11はデータ転送パス， ２はベクトル処理ユニット（VU0,1）， 21aはロードアクセス命令処理部（A,B）， 21bはストアアクセス命令処理部（A,B）， 210はベクトルアドレス発生部（A,B）， 211はベクトルロード／ストア命令制御部， 211aはベクトルロード命令制御部（A,B）， 211bはベクトルストア命令制御部（A,B）， 212aはロードアライン回路， 212bはストアアライン回路， 213aはロードデータバッファ， 213bはストアデータバッファ， 22はベクトル命令制御部， 23はベクトルレジスタ（VR0,1）， は書き込みデータバス， は読み出しデータバス， は要求アドレス信号，はMSU起動信号， ，はCPU専用データバス， はロード／ストアデータバス（実線）， はロード／ストアデータバス（点線）， 25はアクセスパイプラインA, 26はアクセスパイプラインB, ３は中央処理装置（CPU）， 31はバッファ記憶， ４は記憶制御装置（MCU）， 44はMSUプライオリティ制御部， 44aはバス優先順位制御回路， をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】少なくとも、１つ乃至複数個の記憶装置
   （１）と、１つ乃至複数個の第１のメモリアクセス要求
   装置（３）群と、１つ乃至複数個の第２のメモリアクセ
   ス要求装置（２）群とを備え、 上記第１のメモリアクセス要求装置（３）群からのメモ
   リアクセス要求と、上記第２のメモリアクセス要求装置
   （２）群からのメモリアクセス要求との優先順位をと
   り、上記記憶装置（１）に複数本のデータバス（，
   ）によってアクセスするバス優先順位制御回路（44
   a）を備えた記憶制御装置（４）から構成されるメモリ
   システムにおいて、 該記憶装置（１）と記憶制御装置（４）間の上記複数本
   からなる読み出しデータバス，及び書き込みデータバス
   をメモリアクセス要求装置群の種類数に分割し、 上記第１のメモリアクセス要求装置（３）群からのメモ
   リアクセスは、該分割されたデータバスの特定のデータ
   バス（）を使用して行い、 上記第２のメモリアクセス要求装置（２）群からのメモ
   リアクセスは、該分割されたデータバスの全てのデータ
   バス（，）を使用して行うように制御することを特
   徴とするメモリアクセス制御方式。