JPS61284896A - 不揮発性プログラマブル・スタチツク・メモリ・セル - Google Patents
不揮発性プログラマブル・スタチツク・メモリ・セルInfo
- Publication number
- JPS61284896A JPS61284896A JP61131061A JP13106186A JPS61284896A JP S61284896 A JPS61284896 A JP S61284896A JP 61131061 A JP61131061 A JP 61131061A JP 13106186 A JP13106186 A JP 13106186A JP S61284896 A JPS61284896 A JP S61284896A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- programmable
- memory cell
- static memory
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は第１及び第２絶縁ゲートトランジスタを有し、
各トランジスタのゲー・トを他のトランジスタの主電極
（ドレイン）に接続し、該主電極の・各々を負荷を経て
第１給電端子に接続し、さらに第１及び第２トランジス
タの主電極（ソース）を相互に接続するとともに第２給
電端子に接続し、ゲート及びプログラマブル・トランジ
スタのチャンネル間に配設される浮動電極及び絶縁ゲー
トを有する前記チャンネルとキャパシタとの直列配置を
第１トランジスタのゲートおよび第２給電端子の間に接
続した不揮発性プログラマブル・スタチック・メモリ・
セルに関するものである。また、本発明は不揮発性プロ
グラマブル・スタチック・メモリにも関するものである
。
各トランジスタのゲー・トを他のトランジスタの主電極
（ドレイン）に接続し、該主電極の・各々を負荷を経て
第１給電端子に接続し、さらに第１及び第２トランジス
タの主電極（ソース）を相互に接続するとともに第２給
電端子に接続し、ゲート及びプログラマブル・トランジ
スタのチャンネル間に配設される浮動電極及び絶縁ゲー
トを有する前記チャンネルとキャパシタとの直列配置を
第１トランジスタのゲートおよび第２給電端子の間に接
続した不揮発性プログラマブル・スタチック・メモリ・
セルに関するものである。また、本発明は不揮発性プロ
グラマブル・スタチック・メモリにも関するものである
。
不揮発性プログラマブル・スタチック・メ゛モリ・セル
を具えるメモリは１．メモリ内容を従来のスタチックメ
モリ（ＲＡＭ ）のように読取りおよびプログラムする
ことができるとともにメモリを電源に接続しなくともメ
モリに記憶されたデータを維持することができる理想的
なメモリに近づいたものである。斯るメモリに利用し得
るメモリ・セルは、ｌ５ＳＯ０、８１、１９８１年２月
号１４８〜１４９頁”ダイジェスト オン テクニカル
ペーパーズから既知である。従来のスタチック・メモ
リ・セルは−ＥＥＦＲＯＭ ）ランジスタおよび追加の
キャパシタを内蔵しくセル内のデータに依存して）プロ
グラムされる区域を具えている。前記キャパシタの有無
は７リツブ・フロップ（即ちスタチック・メモリ・セル
）により専有される状態を決定する。しかし、上述のメ
モリ・セルでは、プログラムされるトランジスタの制御
が極めて複雑であり、この結果、セル領域が比較的大き
くなり、そのため集積密度が比較的小さくなるという欠
点がある。さらに、上述のメモリ・セルには、プログラ
マブル・トランジスタのゲートが浮動電位を有するとい
う欠点がある。したがって、このトランジスタのプログ
ラミングは動制御であり、そのためアルファ線に影響を
受は易い。この理由は、ゲートの電荷が（プログラミン
グ中に）序々に漏れ出るためである。この目的のため、
必要とされる時間はダイナミック・メモリの０リフレツ
シユ”時間と同程度の長さく１００°Ｃでｍｓ程度）で
ある。さらにまた、上述のメモリ・セルには、それのプ
ログラミングのため追加の入力端子を設けて、斯るメモ
リ・セルを具えるメモリが、メモリ・セル列当り一本の
追加の制御線を必要とするという主な欠点がある。
を具えるメモリは１．メモリ内容を従来のスタチックメ
モリ（ＲＡＭ ）のように読取りおよびプログラムする
ことができるとともにメモリを電源に接続しなくともメ
モリに記憶されたデータを維持することができる理想的
なメモリに近づいたものである。斯るメモリに利用し得
るメモリ・セルは、ｌ５ＳＯ０、８１、１９８１年２月
号１４８〜１４９頁”ダイジェスト オン テクニカル
ペーパーズから既知である。従来のスタチック・メモ
リ・セルは−ＥＥＦＲＯＭ ）ランジスタおよび追加の
キャパシタを内蔵しくセル内のデータに依存して）プロ
グラムされる区域を具えている。前記キャパシタの有無
は７リツブ・フロップ（即ちスタチック・メモリ・セル
）により専有される状態を決定する。しかし、上述のメ
モリ・セルでは、プログラムされるトランジスタの制御
が極めて複雑であり、この結果、セル領域が比較的大き
くなり、そのため集積密度が比較的小さくなるという欠
点がある。さらに、上述のメモリ・セルには、プログラ
マブル・トランジスタのゲートが浮動電位を有するとい
う欠点がある。したがって、このトランジスタのプログ
ラミングは動制御であり、そのためアルファ線に影響を
受は易い。この理由は、ゲートの電荷が（プログラミン
グ中に）序々に漏れ出るためである。この目的のため、
必要とされる時間はダイナミック・メモリの０リフレツ
シユ”時間と同程度の長さく１００°Ｃでｍｓ程度）で
ある。さらにまた、上述のメモリ・セルには、それのプ
ログラミングのため追加の入力端子を設けて、斯るメモ
リ・セルを具えるメモリが、メモリ・セル列当り一本の
追加の制御線を必要とするという主な欠点がある。
本発明の目的は、制御し易いプログラマブル・トランジ
スタを有し、比較的小頭域を専有し、このトランジスタ
に供給すべきプログラミング電圧もダイナミックにでな
くスタチックに決定することができる不揮発性プログラ
マブル・スタチック・メモリ・セルを提供せんとするに
ある。
スタを有し、比較的小頭域を専有し、このトランジスタ
に供給すべきプログラミング電圧もダイナミックにでな
くスタチックに決定することができる不揮発性プログラ
マブル・スタチック・メモリ・セルを提供せんとするに
ある。
本発明は第１及び第２絶縁ゲートトランジスタを有し、
各トランジスタのゲートを他のトランジスタの主電極（
ドレイン）に接続し、該主電極の各々を負荷を経て第１
給電端子に接続し、さらに第１及び第２トランジスタの
主電極（ソース）を相 ・互に接続するとともに
第２給電端子に接続し、ゲート及びプログラマブル・ト
ランジスタのチャンネル間に配設される浮動電極及び絶
縁ゲートを有する前記チャンネルとキャパシタとの直列
配置を第１トランジスタのゲートおよび第２給電端子の
間に接続した不揮発性プログラマブル・スタチツり・メ
モリ・セルにおいて、プログラマブル・トランジスタの
ゲートおよび主電極を第１トランジスタのゲートに接続
し、第２トランジスタのゲートを浮動電極と対向する電
荷注入位置に接続するようにしたことを特徴とする。
各トランジスタのゲートを他のトランジスタの主電極（
ドレイン）に接続し、該主電極の各々を負荷を経て第１
給電端子に接続し、さらに第１及び第２トランジスタの
主電極（ソース）を相 ・互に接続するとともに
第２給電端子に接続し、ゲート及びプログラマブル・ト
ランジスタのチャンネル間に配設される浮動電極及び絶
縁ゲートを有する前記チャンネルとキャパシタとの直列
配置を第１トランジスタのゲートおよび第２給電端子の
間に接続した不揮発性プログラマブル・スタチツり・メ
モリ・セルにおいて、プログラマブル・トランジスタの
ゲートおよび主電極を第１トランジスタのゲートに接続
し、第２トランジスタのゲートを浮動電極と対向する電
荷注入位置に接続するようにしたことを特徴とする。
図面につき本発明の実施例について説明する。
第１図に本発明のメモリ・セルｌを示す。このメモリ・
セルには、交叉接続された２個のトランジスタＴＩ、
Ｔ、並びに２個の負荷Ｌｌ 、 Ｌ２を具える従来のス
タチック・メモリ・セルを有している。
セルには、交叉接続された２個のトランジスタＴＩ、
Ｔ、並びに２個の負荷Ｌｌ 、 Ｌ２を具える従来のス
タチック・メモリ・セルを有している。
負荷ＬＸ 、 Ｌ２をゲートが主電極（ソース）に接続
されるトランジスタと同様な既知の方法で接続すること
もできる。負荷ＬＸ 、 Ｌ２は２個のノード（接続点
） Ｎｌ 、 Ｎ２を第１給電端子Ｖｌに接続し、この
給電端子ｖ１は、普段、供給電圧ｖＤＤを有しており、
この電圧は（プログラミングに必要とされる際すぐに）
プログラミング電圧”ＰＰまでに増加させることができ
る。さらに、トランジスタＴｌ 。
されるトランジスタと同様な既知の方法で接続すること
もできる。負荷ＬＸ 、 Ｌ２は２個のノード（接続点
） Ｎｌ 、 Ｎ２を第１給電端子Ｖｌに接続し、この
給電端子ｖ１は、普段、供給電圧ｖＤＤを有しており、
この電圧は（プログラミングに必要とされる際すぐに）
プログラミング電圧”ＰＰまでに増加させることができ
る。さらに、トランジスタＴｌ 。
Ｔ２の主電極を第２給電端子Ｖ２’（接地点）に接続す
る。一般的であるように、各接続点Ｍｌ 、 Ｎ２にト
ランジスタＴ８ 、 Ｔ４を接続し、これらトランジス
タは、スタチック・フリップフロップＴｌ 、 Ｔ２
。
る。一般的であるように、各接続点Ｍｌ 、 Ｎ２にト
ランジスタＴ８ 、 Ｔ４を接続し、これらトランジス
タは、スタチック・フリップフロップＴｌ 、 Ｔ２
。
ＬＸ 、 Ｌ２の内容を読み取るか、或いは新しい内容
に置き換えるため、制御信号ＷをトランジスタＴ８ 、
Ｔ４に供給する場合に、接続点Ｍｌ 、 Ｎ２をビッ
ト線路ｎ、Ｂに接続する。
に置き換えるため、制御信号ＷをトランジスタＴ８ 、
Ｔ４に供給する場合に、接続点Ｍｌ 、 Ｎ２をビッ
ト線路ｎ、Ｂに接続する。
本発明により、（第１トランジスタＴｌのゲートＧ１に
接続される）接続点Ｎ２および第２給電端子ｖ２の間に
直列接続のプログラマブル・トランジスタＴｐのチャン
ネルおよびキャパシタＣ１を配設する。プログラマブル
・トランジスタＴＰのゲートＧ、および主電極（ドレイ
ン）を接続点Ｎ２に接続する。さらに、トランジスタＴ
Ｐの浮動電極（フローテイングゲー））（、Ｆと対向す
る電荷注入位置工を接続点、□に接続する（もちろんト
ランジスタＴ２のゲー） Ｇ２にも接続する）。電荷注
入位置工を（基板から見て）浮動電極Ｇｙの「上方」ま
たは「下方」に設け、この電荷注入位置工および電極Ｇ
Ｆの間の距離を、例えば５０＾２００人とする。
接続される）接続点Ｎ２および第２給電端子ｖ２の間に
直列接続のプログラマブル・トランジスタＴｐのチャン
ネルおよびキャパシタＣ１を配設する。プログラマブル
・トランジスタＴＰのゲートＧ、および主電極（ドレイ
ン）を接続点Ｎ２に接続する。さらに、トランジスタＴ
Ｐの浮動電極（フローテイングゲー））（、Ｆと対向す
る電荷注入位置工を接続点、□に接続する（もちろんト
ランジスタＴ２のゲー） Ｇ２にも接続する）。電荷注
入位置工を（基板から見て）浮動電極Ｇｙの「上方」ま
たは「下方」に設け、この電荷注入位置工および電極Ｇ
Ｆの間の距離を、例えば５０＾２００人とする。
以下に本発明のメモリ・セル１の作動を説明する。給電
端子ｖ１に供給電圧ＶＤＤ −５Ｖが印加されている場
合に、メモリ・セル１は従来のスタチック・メモリ・セ
ルと同様に作動する。メモリ・セル１内に含まれるデー
タを恒久的に保持するため、給電端子ｖ１における電圧
はプログラミング電圧ｖＰＰ （ｖＰｐ ｗ ＋ １５
７ ） ｔ ”Ｃ’増加サす１ｔ、６゜スタチック・メ
モリ・セルの論理状態が＠１”となる場合、接続点Ｎ２
ノ電位をｖＤＤ（−５ｖ）かうｖＰＰ（−１５７）まで
増加させる。接続点Ｎ１の電位をＯｖとし、それを維持
する。したがって、ゲートＧｐの電位が高くなり、浮動
電極Ｇ、は、注入位置工から浮動電極Ｇｙへ電子が注入
されるため、負に充電されるようになる。トランジスタ
Ｔｐをオフ状態にし、接続点Ｎ２からキャパシタＣ１の
結合を解くようにする。
端子ｖ１に供給電圧ＶＤＤ −５Ｖが印加されている場
合に、メモリ・セル１は従来のスタチック・メモリ・セ
ルと同様に作動する。メモリ・セル１内に含まれるデー
タを恒久的に保持するため、給電端子ｖ１における電圧
はプログラミング電圧ｖＰＰ （ｖＰｐ ｗ ＋ １５
７ ） ｔ ”Ｃ’増加サす１ｔ、６゜スタチック・メ
モリ・セルの論理状態が＠１”となる場合、接続点Ｎ２
ノ電位をｖＤＤ（−５ｖ）かうｖＰＰ（−１５７）まで
増加させる。接続点Ｎ１の電位をＯｖとし、それを維持
する。したがって、ゲートＧｐの電位が高くなり、浮動
電極Ｇ、は、注入位置工から浮動電極Ｇｙへ電子が注入
されるため、負に充電されるようになる。トランジスタ
Ｔｐをオフ状態にし、接続点Ｎ２からキャパシタＣ１の
結合を解くようにする。
スタチック・メモリ・セルの論理状態が、（トランジス
タＴ１がオフ状態となり、トランジスタで２がオン状態
となって）０″となる場合、給電端子ｖ１での電圧がプ
ログラミング電圧ｖＰＰまで増加すると、接続点Ｎ２で
の電圧が低くなり、その低い値に維持される。これとは
逆に接続点Ｎ１での電圧が供給電圧ｖＤＤからプログラ
ミング電圧ＶＰＰまで増加する。これ故にゲートＧＰで
は低電位（Ｏｖ）状態となり、注入位置工ではプログラ
ミング電圧の状態となる。したがって、電子は浮動電極
ＧＦから（注入位置エヘ）放散し、浮動電極の正味正電
荷は維持される。そして、トランジスタＴｐをオン状態
にして、キャパシタＣ１を接続点Ｎ２に接続する。
タＴ１がオフ状態となり、トランジスタで２がオン状態
となって）０″となる場合、給電端子ｖ１での電圧がプ
ログラミング電圧ｖＰＰまで増加すると、接続点Ｎ２で
の電圧が低くなり、その低い値に維持される。これとは
逆に接続点Ｎ１での電圧が供給電圧ｖＤＤからプログラ
ミング電圧ＶＰＰまで増加する。これ故にゲートＧＰで
は低電位（Ｏｖ）状態となり、注入位置工ではプログラ
ミング電圧の状態となる。したがって、電子は浮動電極
ＧＦから（注入位置エヘ）放散し、浮動電極の正味正電
荷は維持される。そして、トランジスタＴｐをオン状態
にして、キャパシタＣ１を接続点Ｎ２に接続する。
トランジスタＴＰの上述の両状態を、メモリ・セ／Ｉ／
１に供給される供給電圧ｖＤＤが遮断された後も維持す
る。供給電圧ｖＤＤがスイッチオンされる（即ち端子ｖ
１の電圧がＯＶから５ｖに増加する）と、トランジスタ
ＴＰは、２個のトランジスタＴＩ 。
１に供給される供給電圧ｖＤＤが遮断された後も維持す
る。供給電圧ｖＤＤがスイッチオンされる（即ち端子ｖ
１の電圧がＯＶから５ｖに増加する）と、トランジスタ
ＴＰは、２個のトランジスタＴＩ 。
Ｔ２の何れかをオン状態にする。トランジスタＴＰがオ
ン状態となると、キャパシタ０１は接続点Ｎ２
’に接続されて、接続点Ｎ１に接続されるより緩やかに
電荷が蓄積される。したがって、トランジスタＴ２は速
やかにオン状態になり、結局トランジスタＴ１はオフ状
態に、トランジスタＴ２はオン状態にな゛る。そして、
論理状態″０”が再びスタチック・メモリに書込まれる
。トランジスタＴＰがオフ状態になると、即ちコンデン
サＣ１は接続点Ｎ２から断路され、接続点Ｎ２を接続点
Ｎ１より早く充電する必要性が生じる。それは以下の場
合に必要とされる。その場合とは、第１トランジスタＴ
１の主電極及び第２トランジスタＴ２のゲー） Ｇ２並
びに接続点Ｎ２に接続される負荷（Ｌｌ）により接続点
Ｍｌに形成されるキャパシタンスのＲｅ時定数が、プロ
グラマブル・トランジスタのオフ状態の場合には、第２
トランジスタＴ２の主電極及び第１トランジスタＴ１の
ゲートと、接続点Ｎ２に接続される負荷（Ｌ２）並びに
直列接続のプログラマブル・トランジスタＴｐ及びキャ
パシタＣ１とにより接続点Ｎ２に形成されるキャパシタ
ンスのＲｅ時定数より大きくなる場合、およびプログラ
マブル・トランジスタのオン状態の場合には、逆に前記
接続点Ｎ２に形成されるキャパシタンスのＲｅ時定数よ
り小さくなる場合である。したがってトランジスタで１
はオン状態となり、トランジスタＴ２はオフ状態となる
。これはスタチック・メモリ・セルに論理状態″１”が
書込まれることを意味する。２個の負荷Ｌ１及びＬ２が
等しい場合には、接続点Ｎ１に小さなキャパシタ０２を
設けることにより所望の条件を満足させることができる
。
ン状態となると、キャパシタ０１は接続点Ｎ２
’に接続されて、接続点Ｎ１に接続されるより緩やかに
電荷が蓄積される。したがって、トランジスタＴ２は速
やかにオン状態になり、結局トランジスタＴ１はオフ状
態に、トランジスタＴ２はオン状態にな゛る。そして、
論理状態″０”が再びスタチック・メモリに書込まれる
。トランジスタＴＰがオフ状態になると、即ちコンデン
サＣ１は接続点Ｎ２から断路され、接続点Ｎ２を接続点
Ｎ１より早く充電する必要性が生じる。それは以下の場
合に必要とされる。その場合とは、第１トランジスタＴ
１の主電極及び第２トランジスタＴ２のゲー） Ｇ２並
びに接続点Ｎ２に接続される負荷（Ｌｌ）により接続点
Ｍｌに形成されるキャパシタンスのＲｅ時定数が、プロ
グラマブル・トランジスタのオフ状態の場合には、第２
トランジスタＴ２の主電極及び第１トランジスタＴ１の
ゲートと、接続点Ｎ２に接続される負荷（Ｌ２）並びに
直列接続のプログラマブル・トランジスタＴｐ及びキャ
パシタＣ１とにより接続点Ｎ２に形成されるキャパシタ
ンスのＲｅ時定数より大きくなる場合、およびプログラ
マブル・トランジスタのオン状態の場合には、逆に前記
接続点Ｎ２に形成されるキャパシタンスのＲｅ時定数よ
り小さくなる場合である。したがってトランジスタで１
はオン状態となり、トランジスタＴ２はオフ状態となる
。これはスタチック・メモリ・セルに論理状態″１”が
書込まれることを意味する。２個の負荷Ｌ１及びＬ２が
等しい場合には、接続点Ｎ１に小さなキャパシタ０２を
設けることにより所望の条件を満足させることができる
。
プログラミング中にメモリ・セル１に流れる電流は、負
荷を高オームミック多結晶抵抗（ｐｏｌｙ−ｒｅｓｉｓ
ｔｏｒ ）で構成することにより、数ナノ・アン
゛ペア程度に制限される。負荷Ｌｌ 、 Ｌ２ （）ラ
ンジスタＴｌ 、 Ｔ２ 、ＴｐはＮＨＯ２）ランジス
タである）の代わりにＰＭＯ３）ランジスタＴ８ｐ ｔ
Ｔ４ｐ （第２図参照）を利用することにより、電流
をピッアンペア未満に減少させることができ、斯様にし
て不揮発性・プログラマブル・スタチック・ＣＭＯＳメ
モリを得ることができる。
荷を高オームミック多結晶抵抗（ｐｏｌｙ−ｒｅｓｉｓ
ｔｏｒ ）で構成することにより、数ナノ・アン
゛ペア程度に制限される。負荷Ｌｌ 、 Ｌ２ （）ラ
ンジスタＴｌ 、 Ｔ２ 、ＴｐはＮＨＯ２）ランジス
タである）の代わりにＰＭＯ３）ランジスタＴ８ｐ ｔ
Ｔ４ｐ （第２図参照）を利用することにより、電流
をピッアンペア未満に減少させることができ、斯様にし
て不揮発性・プログラマブル・スタチック・ＣＭＯＳメ
モリを得ることができる。
本発明の不揮発性・プログラマブル・スタチック・メモ
リの制御及び使用は、原則として揮発性スタチック・メ
モリに対するのと同じである。プログラミングには、プ
ログラミング電圧ｖＰＰと共に供給電圧ｖＤＤをも給電
端子ｖ１に供給することができる既知の回路を単に必要
とするだけである。
リの制御及び使用は、原則として揮発性スタチック・メ
モリに対するのと同じである。プログラミングには、プ
ログラミング電圧ｖＰＰと共に供給電圧ｖＤＤをも給電
端子ｖ１に供給することができる既知の回路を単に必要
とするだけである。
表口面の簡単な説明
第１図は本発明の第１のメモリ・セルを示す回路図、
第２図は本発明の第２の好適なメモリ・セルを示す回路
図である。
図である。
１・・・メモリ・セル ３９色・・・ビット線ＧＦ
・・・浮動電極 Ｍｌ、Ｎ２・・・接続点Ｔｐ・
・・プログラマブル・トランジスタｖＤＤ・・・供給電
圧 ｖＰＰ・・・プログラミング電圧 Ｆ１６．１ Ｆ＋０２
・・・浮動電極 Ｍｌ、Ｎ２・・・接続点Ｔｐ・
・・プログラマブル・トランジスタｖＤＤ・・・供給電
圧 ｖＰＰ・・・プログラミング電圧 Ｆ１６．１ Ｆ＋０２
Claims (1)
- 【特許請求の範囲】 １、第１及び第２絶縁ゲートトランジスタを有し、各ト
ランジスタのゲートを他のトランジスタの主電極（ドレ
イン）に接続し、該主電極の各々を負荷を経て第１給電
端子に接続し、さらに第１及び第２トランジスタの主電
極 （ソース）を相互に接続するとともに第２給電端子に接
続し、ゲート及びプログラマブル・トランジスタのチャ
ンネル間に配設される浮動電極及び絶縁ゲートを有する
前記チャンネルとキャパシタとの直列配置を第１トラン
ジスタのゲートおよび第２給電端子の間に接続した不揮
発性プログラマブル・スタチツク・メモリ・セルにおい
て、プログラマブル・トランジスタのゲートおよび主電
極を第１トランジスタのゲートに接続し、第２トランジ
スタのゲートを浮動電極と対向する電荷注入位置に接続
するようにしたことを特徴とする不揮発性プログラマブ
ル・スタチツク・メモリ・セル。 ２、プログラマブル電圧を前記第１給電端子を経て供給
し得るようにしたことを特徴とする特許請求の範囲第１
項記載の不揮発性プログラマブル・スタチツク・メモリ
・セル。 ３、前記各負荷をＰＭＯＳトランジスタにより形成する
ようにしたことを特徴とする特許請求の範囲第１項また
は第２項に記載の不揮発性プログラマブル・スタチツク
・メモリセル。 ４、第１および第２トランジスタの主電極を夫々第２お
よび第１トランジスタのゲートに接続することにより第
１および第２ノードを形成し、この第１ノードおよび該
ノードに接続される負荷により形成される第１キャパシ
タンスにより形成されるＲＣ時定数が、プログラマブル
・トランジスタがオフ状態である場合には、第２ノード
、該ノードに接続される負荷並びに直列配置のプログラ
マブル・トランジスタおよび該トランジスタに接続され
るキヤパシタに形成される第２キャパシタンスにより形
成されるＲＣ時定数より大きく、且つ前記プログラマブ
ル・トランジスタがオン状態にある場合には、前記第２
キャパシタンスによるＲＣ時定数より小さくなるように
したことを特徴とする特許請求の範囲第１項乃至第３項
の何れか一項に記載の不揮発性プログラマブル・スタチ
ツク・メモリ・セル。 ５、第２トランジスタのゲートおよび第２給電端子の間
にさらにキャパシタを接続するようにしたことを特徴と
する特許請求の範囲第４項記載の不揮発性プログラマブ
ル・スタチツク・メモリ・セル。 ６、特許請求の範囲第１項乃至第５項の何れか一項記載
のメモリ・セルを有する不揮発性プログラマブル・スタ
チツク・メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8501631 | 1985-06-06 | ||
| NL8501631A NL8501631A (nl) | 1985-06-06 | 1985-06-06 | Niet vluchtige, programmeerbare, statische geheugencel en een niet vluchtig, programmeerbaar statisch geheugen. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61284896A true JPS61284896A (ja) | 1986-12-15 |
| JPH0584598B2 JPH0584598B2 (ja) | 1993-12-02 |
Family
ID=19846096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131061A Granted JPS61284896A (ja) | 1985-06-06 | 1986-06-05 | 不揮発性プログラマブル・スタチツク・メモリ・セル |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4707807A (ja) |
| EP (1) | EP0204385B1 (ja) |
| JP (1) | JPS61284896A (ja) |
| KR (1) | KR950004620B1 (ja) |
| CA (1) | CA1255792A (ja) |
| DE (1) | DE3674067D1 (ja) |
| IE (1) | IE57597B1 (ja) |
| NL (1) | NL8501631A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478489A (en) * | 1987-06-08 | 1989-03-23 | Fujitsu Ltd | Nonvolatile memory device |
| US4802124A (en) * | 1987-08-03 | 1989-01-31 | Sgs-Thomson Microelectronics, Inc. | Non-volatile shadow storage cell with reduced tunnel device count for improved reliability |
| GB8807225D0 (en) * | 1988-03-25 | 1988-04-27 | Hughes Microelectronics Ltd | Nonvolatile ram cell |
| US5353248A (en) * | 1992-04-14 | 1994-10-04 | Altera Corporation | EEPROM-backed FIFO memory |
| US5452246A (en) * | 1993-06-02 | 1995-09-19 | Fujitsu Limited | Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size |
| DE10211337B4 (de) * | 2002-03-14 | 2009-12-31 | Infineon Technologies Ag | Schaltkreis-Anordnung und Verfahren zum Betreiben einer Schaltkreis-Anordnung |
| JP2005064427A (ja) * | 2003-08-20 | 2005-03-10 | Elpida Memory Inc | 不揮発性ランダムアクセスメモリおよびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128773A (en) * | 1977-11-07 | 1978-12-05 | Hughes Aircraft Company | Volatile/non-volatile logic latch circuit |
| GB2063601B (en) * | 1979-11-12 | 1984-02-29 | Hughes Microelectronics Ltd | Non-volatile semiconductor memory circuits |
| US4388704A (en) * | 1980-09-30 | 1983-06-14 | International Business Machines Corporation | Non-volatile RAM cell with enhanced conduction insulators |
| US4400799A (en) * | 1981-09-08 | 1983-08-23 | Intel Corporation | Non-volatile memory cell |
| US4420821A (en) * | 1982-02-19 | 1983-12-13 | International Business Machines Corporation | Static RAM with non-volatile back-up storage and method of operation thereof |
-
1985
- 1985-06-06 NL NL8501631A patent/NL8501631A/nl not_active Application Discontinuation
- 1985-12-09 US US06/806,313 patent/US4707807A/en not_active Expired - Lifetime
-
1986
- 1986-06-03 CA CA000510675A patent/CA1255792A/en not_active Expired
- 1986-06-03 IE IE1459/86A patent/IE57597B1/en not_active IP Right Cessation
- 1986-06-04 KR KR1019860004413A patent/KR950004620B1/ko not_active IP Right Cessation
- 1986-06-05 EP EP86200976A patent/EP0204385B1/en not_active Expired - Lifetime
- 1986-06-05 DE DE8686200976T patent/DE3674067D1/de not_active Expired - Lifetime
- 1986-06-05 JP JP61131061A patent/JPS61284896A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| KR870000706A (ko) | 1987-02-20 |
| EP0204385A1 (en) | 1986-12-10 |
| US4707807A (en) | 1987-11-17 |
| IE57597B1 (en) | 1993-01-13 |
| IE861459L (en) | 1986-12-06 |
| NL8501631A (nl) | 1987-01-02 |
| JPH0584598B2 (ja) | 1993-12-02 |
| KR950004620B1 (ko) | 1995-05-03 |
| CA1255792A (en) | 1989-06-13 |
| DE3674067D1 (de) | 1990-10-18 |
| EP0204385B1 (en) | 1990-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4342101A (en) | Nonvolatile semiconductor memory circuits | |
| US5189641A (en) | Non-volatile random access memory device | |
| JP2588483B2 (ja) | Ｍｏｓ技術を応用した電圧スイッチ回路 | |
| JPH0770230B2 (ja) | 半導体メモリ | |
| JPS61246995A (ja) | 不揮発性ランダムアクセスメモリ装置 | |
| JPH0411953B2 (ja) | ||
| JPS6161198B2 (ja) | ||
| US4069475A (en) | MOS Dynamic random access memory having an improved sense and restore circuit | |
| US4508980A (en) | Sense and refresh amplifier circuit | |
| US3997881A (en) | Static storage element circuit | |
| JPS61284896A (ja) | 不揮発性プログラマブル・スタチツク・メモリ・セル | |
| US4267465A (en) | Circuit for recharging the output nodes of field effect transistor circuits | |
| US3971004A (en) | Memory cell with decoupled supply voltage while writing | |
| JPS5953637B2 (ja) | 記憶回路 | |
| JPS5855597B2 (ja) | 双安定半導体メモリセル | |
| JPH0516119B2 (ja) | ||
| US4354151A (en) | Voltage divider circuits | |
| JPS5938674B2 (ja) | 記憶装置 | |
| JPS6235191B2 (ja) | ||
| JPS6233393A (ja) | 半導体不揮発性メモリ装置 | |
| EP0295036B1 (en) | Semiconductor memory device | |
| JPH04278291A (ja) | メモリセル回路 | |
| JPH03125398A (ja) | 半導体不揮発性記憶素子 | |
| JPH04106789A (ja) | Ｓｒａｍ用メモリセル回路 | |
| JPH01222475A (ja) | 半導体不揮発性メモリ装置 |