JPS61284896A - 不揮発性プログラマブル・スタチツク・メモリ・セル - Google Patents
不揮発性プログラマブル・スタチツク・メモリ・セルInfo
- Publication number
- JPS61284896A JPS61284896A JP61131061A JP13106186A JPS61284896A JP S61284896 A JPS61284896 A JP S61284896A JP 61131061 A JP61131061 A JP 61131061A JP 13106186 A JP13106186 A JP 13106186A JP S61284896 A JPS61284896 A JP S61284896A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- programmable
- memory cell
- static memory
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は第1及び第2絶縁ゲートトランジスタを有し、
各トランジスタのゲー・トを他のトランジスタの主電極
(ドレイン)に接続し、該主電極の・各々を負荷を経て
第1給電端子に接続し、さらに第1及び第2トランジス
タの主電極(ソース)を相互に接続するとともに第2給
電端子に接続し、ゲート及びプログラマブル・トランジ
スタのチャンネル間に配設される浮動電極及び絶縁ゲー
トを有する前記チャンネルとキャパシタとの直列配置を
第1トランジスタのゲートおよび第2給電端子の間に接
続した不揮発性プログラマブル・スタチック・メモリ・
セルに関するものである。また、本発明は不揮発性プロ
グラマブル・スタチック・メモリにも関するものである
。
各トランジスタのゲー・トを他のトランジスタの主電極
(ドレイン)に接続し、該主電極の・各々を負荷を経て
第1給電端子に接続し、さらに第1及び第2トランジス
タの主電極(ソース)を相互に接続するとともに第2給
電端子に接続し、ゲート及びプログラマブル・トランジ
スタのチャンネル間に配設される浮動電極及び絶縁ゲー
トを有する前記チャンネルとキャパシタとの直列配置を
第1トランジスタのゲートおよび第2給電端子の間に接
続した不揮発性プログラマブル・スタチック・メモリ・
セルに関するものである。また、本発明は不揮発性プロ
グラマブル・スタチック・メモリにも関するものである
。
不揮発性プログラマブル・スタチック・メ゛モリ・セル
を具えるメモリは1.メモリ内容を従来のスタチックメ
モリ(RAM )のように読取りおよびプログラムする
ことができるとともにメモリを電源に接続しなくともメ
モリに記憶されたデータを維持することができる理想的
なメモリに近づいたものである。斯るメモリに利用し得
るメモリ・セルは、l5SO0、81、1981年2月
号148〜149頁”ダイジェスト オン テクニカル
ペーパーズから既知である。従来のスタチック・メモ
リ・セルは−EEFROM )ランジスタおよび追加の
キャパシタを内蔵しくセル内のデータに依存して)プロ
グラムされる区域を具えている。前記キャパシタの有無
は7リツブ・フロップ(即ちスタチック・メモリ・セル
)により専有される状態を決定する。しかし、上述のメ
モリ・セルでは、プログラムされるトランジスタの制御
が極めて複雑であり、この結果、セル領域が比較的大き
くなり、そのため集積密度が比較的小さくなるという欠
点がある。さらに、上述のメモリ・セルには、プログラ
マブル・トランジスタのゲートが浮動電位を有するとい
う欠点がある。したがって、このトランジスタのプログ
ラミングは動制御であり、そのためアルファ線に影響を
受は易い。この理由は、ゲートの電荷が(プログラミン
グ中に)序々に漏れ出るためである。この目的のため、
必要とされる時間はダイナミック・メモリの0リフレツ
シユ”時間と同程度の長さく100°Cでms程度)で
ある。さらにまた、上述のメモリ・セルには、それのプ
ログラミングのため追加の入力端子を設けて、斯るメモ
リ・セルを具えるメモリが、メモリ・セル列当り一本の
追加の制御線を必要とするという主な欠点がある。
を具えるメモリは1.メモリ内容を従来のスタチックメ
モリ(RAM )のように読取りおよびプログラムする
ことができるとともにメモリを電源に接続しなくともメ
モリに記憶されたデータを維持することができる理想的
なメモリに近づいたものである。斯るメモリに利用し得
るメモリ・セルは、l5SO0、81、1981年2月
号148〜149頁”ダイジェスト オン テクニカル
ペーパーズから既知である。従来のスタチック・メモ
リ・セルは−EEFROM )ランジスタおよび追加の
キャパシタを内蔵しくセル内のデータに依存して)プロ
グラムされる区域を具えている。前記キャパシタの有無
は7リツブ・フロップ(即ちスタチック・メモリ・セル
)により専有される状態を決定する。しかし、上述のメ
モリ・セルでは、プログラムされるトランジスタの制御
が極めて複雑であり、この結果、セル領域が比較的大き
くなり、そのため集積密度が比較的小さくなるという欠
点がある。さらに、上述のメモリ・セルには、プログラ
マブル・トランジスタのゲートが浮動電位を有するとい
う欠点がある。したがって、このトランジスタのプログ
ラミングは動制御であり、そのためアルファ線に影響を
受は易い。この理由は、ゲートの電荷が(プログラミン
グ中に)序々に漏れ出るためである。この目的のため、
必要とされる時間はダイナミック・メモリの0リフレツ
シユ”時間と同程度の長さく100°Cでms程度)で
ある。さらにまた、上述のメモリ・セルには、それのプ
ログラミングのため追加の入力端子を設けて、斯るメモ
リ・セルを具えるメモリが、メモリ・セル列当り一本の
追加の制御線を必要とするという主な欠点がある。
本発明の目的は、制御し易いプログラマブル・トランジ
スタを有し、比較的小頭域を専有し、このトランジスタ
に供給すべきプログラミング電圧もダイナミックにでな
くスタチックに決定することができる不揮発性プログラ
マブル・スタチック・メモリ・セルを提供せんとするに
ある。
スタを有し、比較的小頭域を専有し、このトランジスタ
に供給すべきプログラミング電圧もダイナミックにでな
くスタチックに決定することができる不揮発性プログラ
マブル・スタチック・メモリ・セルを提供せんとするに
ある。
本発明は第1及び第2絶縁ゲートトランジスタを有し、
各トランジスタのゲートを他のトランジスタの主電極(
ドレイン)に接続し、該主電極の各々を負荷を経て第1
給電端子に接続し、さらに第1及び第2トランジスタの
主電極(ソース)を相 ・互に接続するとともに
第2給電端子に接続し、ゲート及びプログラマブル・ト
ランジスタのチャンネル間に配設される浮動電極及び絶
縁ゲートを有する前記チャンネルとキャパシタとの直列
配置を第1トランジスタのゲートおよび第2給電端子の
間に接続した不揮発性プログラマブル・スタチツり・メ
モリ・セルにおいて、プログラマブル・トランジスタの
ゲートおよび主電極を第1トランジスタのゲートに接続
し、第2トランジスタのゲートを浮動電極と対向する電
荷注入位置に接続するようにしたことを特徴とする。
各トランジスタのゲートを他のトランジスタの主電極(
ドレイン)に接続し、該主電極の各々を負荷を経て第1
給電端子に接続し、さらに第1及び第2トランジスタの
主電極(ソース)を相 ・互に接続するとともに
第2給電端子に接続し、ゲート及びプログラマブル・ト
ランジスタのチャンネル間に配設される浮動電極及び絶
縁ゲートを有する前記チャンネルとキャパシタとの直列
配置を第1トランジスタのゲートおよび第2給電端子の
間に接続した不揮発性プログラマブル・スタチツり・メ
モリ・セルにおいて、プログラマブル・トランジスタの
ゲートおよび主電極を第1トランジスタのゲートに接続
し、第2トランジスタのゲートを浮動電極と対向する電
荷注入位置に接続するようにしたことを特徴とする。
図面につき本発明の実施例について説明する。
第1図に本発明のメモリ・セルlを示す。このメモリ・
セルには、交叉接続された2個のトランジスタTI、
T、並びに2個の負荷Ll 、 L2を具える従来のス
タチック・メモリ・セルを有している。
セルには、交叉接続された2個のトランジスタTI、
T、並びに2個の負荷Ll 、 L2を具える従来のス
タチック・メモリ・セルを有している。
負荷LX 、 L2をゲートが主電極(ソース)に接続
されるトランジスタと同様な既知の方法で接続すること
もできる。負荷LX 、 L2は2個のノード(接続点
) Nl 、 N2を第1給電端子Vlに接続し、この
給電端子v1は、普段、供給電圧vDDを有しており、
この電圧は(プログラミングに必要とされる際すぐに)
プログラミング電圧”PPまでに増加させることができ
る。さらに、トランジスタTl 。
されるトランジスタと同様な既知の方法で接続すること
もできる。負荷LX 、 L2は2個のノード(接続点
) Nl 、 N2を第1給電端子Vlに接続し、この
給電端子v1は、普段、供給電圧vDDを有しており、
この電圧は(プログラミングに必要とされる際すぐに)
プログラミング電圧”PPまでに増加させることができ
る。さらに、トランジスタTl 。
T2の主電極を第2給電端子V2’(接地点)に接続す
る。一般的であるように、各接続点Ml 、 N2にト
ランジスタT8 、 T4を接続し、これらトランジス
タは、スタチック・フリップフロップTl 、 T2
。
る。一般的であるように、各接続点Ml 、 N2にト
ランジスタT8 、 T4を接続し、これらトランジス
タは、スタチック・フリップフロップTl 、 T2
。
LX 、 L2の内容を読み取るか、或いは新しい内容
に置き換えるため、制御信号WをトランジスタT8 、
T4に供給する場合に、接続点Ml 、 N2をビッ
ト線路n、Bに接続する。
に置き換えるため、制御信号WをトランジスタT8 、
T4に供給する場合に、接続点Ml 、 N2をビッ
ト線路n、Bに接続する。
本発明により、(第1トランジスタTlのゲートG1に
接続される)接続点N2および第2給電端子v2の間に
直列接続のプログラマブル・トランジスタTpのチャン
ネルおよびキャパシタC1を配設する。プログラマブル
・トランジスタTPのゲートG、および主電極(ドレイ
ン)を接続点N2に接続する。さらに、トランジスタT
Pの浮動電極(フローテイングゲー))(、Fと対向す
る電荷注入位置工を接続点、□に接続する(もちろんト
ランジスタT2のゲー) G2にも接続する)。電荷注
入位置工を(基板から見て)浮動電極Gyの「上方」ま
たは「下方」に設け、この電荷注入位置工および電極G
Fの間の距離を、例えば50^200人とする。
接続される)接続点N2および第2給電端子v2の間に
直列接続のプログラマブル・トランジスタTpのチャン
ネルおよびキャパシタC1を配設する。プログラマブル
・トランジスタTPのゲートG、および主電極(ドレイ
ン)を接続点N2に接続する。さらに、トランジスタT
Pの浮動電極(フローテイングゲー))(、Fと対向す
る電荷注入位置工を接続点、□に接続する(もちろんト
ランジスタT2のゲー) G2にも接続する)。電荷注
入位置工を(基板から見て)浮動電極Gyの「上方」ま
たは「下方」に設け、この電荷注入位置工および電極G
Fの間の距離を、例えば50^200人とする。
以下に本発明のメモリ・セル1の作動を説明する。給電
端子v1に供給電圧VDD −5Vが印加されている場
合に、メモリ・セル1は従来のスタチック・メモリ・セ
ルと同様に作動する。メモリ・セル1内に含まれるデー
タを恒久的に保持するため、給電端子v1における電圧
はプログラミング電圧vPP (vPp w + 15
7 ) t ”C’増加サす1t、6゜スタチック・メ
モリ・セルの論理状態が@1”となる場合、接続点N2
ノ電位をvDD(−5v)かうvPP(−157)まで
増加させる。接続点N1の電位をOvとし、それを維持
する。したがって、ゲートGpの電位が高くなり、浮動
電極G、は、注入位置工から浮動電極Gyへ電子が注入
されるため、負に充電されるようになる。トランジスタ
Tpをオフ状態にし、接続点N2からキャパシタC1の
結合を解くようにする。
端子v1に供給電圧VDD −5Vが印加されている場
合に、メモリ・セル1は従来のスタチック・メモリ・セ
ルと同様に作動する。メモリ・セル1内に含まれるデー
タを恒久的に保持するため、給電端子v1における電圧
はプログラミング電圧vPP (vPp w + 15
7 ) t ”C’増加サす1t、6゜スタチック・メ
モリ・セルの論理状態が@1”となる場合、接続点N2
ノ電位をvDD(−5v)かうvPP(−157)まで
増加させる。接続点N1の電位をOvとし、それを維持
する。したがって、ゲートGpの電位が高くなり、浮動
電極G、は、注入位置工から浮動電極Gyへ電子が注入
されるため、負に充電されるようになる。トランジスタ
Tpをオフ状態にし、接続点N2からキャパシタC1の
結合を解くようにする。
スタチック・メモリ・セルの論理状態が、(トランジス
タT1がオフ状態となり、トランジスタで2がオン状態
となって)0″となる場合、給電端子v1での電圧がプ
ログラミング電圧vPPまで増加すると、接続点N2で
の電圧が低くなり、その低い値に維持される。これとは
逆に接続点N1での電圧が供給電圧vDDからプログラ
ミング電圧VPPまで増加する。これ故にゲートGPで
は低電位(Ov)状態となり、注入位置工ではプログラ
ミング電圧の状態となる。したがって、電子は浮動電極
GFから(注入位置エヘ)放散し、浮動電極の正味正電
荷は維持される。そして、トランジスタTpをオン状態
にして、キャパシタC1を接続点N2に接続する。
タT1がオフ状態となり、トランジスタで2がオン状態
となって)0″となる場合、給電端子v1での電圧がプ
ログラミング電圧vPPまで増加すると、接続点N2で
の電圧が低くなり、その低い値に維持される。これとは
逆に接続点N1での電圧が供給電圧vDDからプログラ
ミング電圧VPPまで増加する。これ故にゲートGPで
は低電位(Ov)状態となり、注入位置工ではプログラ
ミング電圧の状態となる。したがって、電子は浮動電極
GFから(注入位置エヘ)放散し、浮動電極の正味正電
荷は維持される。そして、トランジスタTpをオン状態
にして、キャパシタC1を接続点N2に接続する。
トランジスタTPの上述の両状態を、メモリ・セ/I/
1に供給される供給電圧vDDが遮断された後も維持す
る。供給電圧vDDがスイッチオンされる(即ち端子v
1の電圧がOVから5vに増加する)と、トランジスタ
TPは、2個のトランジスタTI 。
1に供給される供給電圧vDDが遮断された後も維持す
る。供給電圧vDDがスイッチオンされる(即ち端子v
1の電圧がOVから5vに増加する)と、トランジスタ
TPは、2個のトランジスタTI 。
T2の何れかをオン状態にする。トランジスタTPがオ
ン状態となると、キャパシタ01は接続点N2
’に接続されて、接続点N1に接続されるより緩やかに
電荷が蓄積される。したがって、トランジスタT2は速
やかにオン状態になり、結局トランジスタT1はオフ状
態に、トランジスタT2はオン状態にな゛る。そして、
論理状態″0”が再びスタチック・メモリに書込まれる
。トランジスタTPがオフ状態になると、即ちコンデン
サC1は接続点N2から断路され、接続点N2を接続点
N1より早く充電する必要性が生じる。それは以下の場
合に必要とされる。その場合とは、第1トランジスタT
1の主電極及び第2トランジスタT2のゲー) G2並
びに接続点N2に接続される負荷(Ll)により接続点
Mlに形成されるキャパシタンスのRe時定数が、プロ
グラマブル・トランジスタのオフ状態の場合には、第2
トランジスタT2の主電極及び第1トランジスタT1の
ゲートと、接続点N2に接続される負荷(L2)並びに
直列接続のプログラマブル・トランジスタTp及びキャ
パシタC1とにより接続点N2に形成されるキャパシタ
ンスのRe時定数より大きくなる場合、およびプログラ
マブル・トランジスタのオン状態の場合には、逆に前記
接続点N2に形成されるキャパシタンスのRe時定数よ
り小さくなる場合である。したがってトランジスタで1
はオン状態となり、トランジスタT2はオフ状態となる
。これはスタチック・メモリ・セルに論理状態″1”が
書込まれることを意味する。2個の負荷L1及びL2が
等しい場合には、接続点N1に小さなキャパシタ02を
設けることにより所望の条件を満足させることができる
。
ン状態となると、キャパシタ01は接続点N2
’に接続されて、接続点N1に接続されるより緩やかに
電荷が蓄積される。したがって、トランジスタT2は速
やかにオン状態になり、結局トランジスタT1はオフ状
態に、トランジスタT2はオン状態にな゛る。そして、
論理状態″0”が再びスタチック・メモリに書込まれる
。トランジスタTPがオフ状態になると、即ちコンデン
サC1は接続点N2から断路され、接続点N2を接続点
N1より早く充電する必要性が生じる。それは以下の場
合に必要とされる。その場合とは、第1トランジスタT
1の主電極及び第2トランジスタT2のゲー) G2並
びに接続点N2に接続される負荷(Ll)により接続点
Mlに形成されるキャパシタンスのRe時定数が、プロ
グラマブル・トランジスタのオフ状態の場合には、第2
トランジスタT2の主電極及び第1トランジスタT1の
ゲートと、接続点N2に接続される負荷(L2)並びに
直列接続のプログラマブル・トランジスタTp及びキャ
パシタC1とにより接続点N2に形成されるキャパシタ
ンスのRe時定数より大きくなる場合、およびプログラ
マブル・トランジスタのオン状態の場合には、逆に前記
接続点N2に形成されるキャパシタンスのRe時定数よ
り小さくなる場合である。したがってトランジスタで1
はオン状態となり、トランジスタT2はオフ状態となる
。これはスタチック・メモリ・セルに論理状態″1”が
書込まれることを意味する。2個の負荷L1及びL2が
等しい場合には、接続点N1に小さなキャパシタ02を
設けることにより所望の条件を満足させることができる
。
プログラミング中にメモリ・セル1に流れる電流は、負
荷を高オームミック多結晶抵抗(poly−resis
tor )で構成することにより、数ナノ・アン
゛ペア程度に制限される。負荷Ll 、 L2 ()ラ
ンジスタTl 、 T2 、TpはNHO2)ランジス
タである)の代わりにPMO3)ランジスタT8p t
T4p (第2図参照)を利用することにより、電流
をピッアンペア未満に減少させることができ、斯様にし
て不揮発性・プログラマブル・スタチック・CMOSメ
モリを得ることができる。
荷を高オームミック多結晶抵抗(poly−resis
tor )で構成することにより、数ナノ・アン
゛ペア程度に制限される。負荷Ll 、 L2 ()ラ
ンジスタTl 、 T2 、TpはNHO2)ランジス
タである)の代わりにPMO3)ランジスタT8p t
T4p (第2図参照)を利用することにより、電流
をピッアンペア未満に減少させることができ、斯様にし
て不揮発性・プログラマブル・スタチック・CMOSメ
モリを得ることができる。
本発明の不揮発性・プログラマブル・スタチック・メモ
リの制御及び使用は、原則として揮発性スタチック・メ
モリに対するのと同じである。プログラミングには、プ
ログラミング電圧vPPと共に供給電圧vDDをも給電
端子v1に供給することができる既知の回路を単に必要
とするだけである。
リの制御及び使用は、原則として揮発性スタチック・メ
モリに対するのと同じである。プログラミングには、プ
ログラミング電圧vPPと共に供給電圧vDDをも給電
端子v1に供給することができる既知の回路を単に必要
とするだけである。
表口面の簡単な説明
第1図は本発明の第1のメモリ・セルを示す回路図、
第2図は本発明の第2の好適なメモリ・セルを示す回路
図である。
図である。
1・・・メモリ・セル 39色・・・ビット線GF
・・・浮動電極 Ml、N2・・・接続点Tp・
・・プログラマブル・トランジスタvDD・・・供給電
圧 vPP・・・プログラミング電圧 F16.1 F+02
・・・浮動電極 Ml、N2・・・接続点Tp・
・・プログラマブル・トランジスタvDD・・・供給電
圧 vPP・・・プログラミング電圧 F16.1 F+02
Claims (1)
- 【特許請求の範囲】 1、第1及び第2絶縁ゲートトランジスタを有し、各ト
ランジスタのゲートを他のトランジスタの主電極(ドレ
イン)に接続し、該主電極の各々を負荷を経て第1給電
端子に接続し、さらに第1及び第2トランジスタの主電
極 (ソース)を相互に接続するとともに第2給電端子に接
続し、ゲート及びプログラマブル・トランジスタのチャ
ンネル間に配設される浮動電極及び絶縁ゲートを有する
前記チャンネルとキャパシタとの直列配置を第1トラン
ジスタのゲートおよび第2給電端子の間に接続した不揮
発性プログラマブル・スタチツク・メモリ・セルにおい
て、プログラマブル・トランジスタのゲートおよび主電
極を第1トランジスタのゲートに接続し、第2トランジ
スタのゲートを浮動電極と対向する電荷注入位置に接続
するようにしたことを特徴とする不揮発性プログラマブ
ル・スタチツク・メモリ・セル。 2、プログラマブル電圧を前記第1給電端子を経て供給
し得るようにしたことを特徴とする特許請求の範囲第1
項記載の不揮発性プログラマブル・スタチツク・メモリ
・セル。 3、前記各負荷をPMOSトランジスタにより形成する
ようにしたことを特徴とする特許請求の範囲第1項また
は第2項に記載の不揮発性プログラマブル・スタチツク
・メモリセル。 4、第1および第2トランジスタの主電極を夫々第2お
よび第1トランジスタのゲートに接続することにより第
1および第2ノードを形成し、この第1ノードおよび該
ノードに接続される負荷により形成される第1キャパシ
タンスにより形成されるRC時定数が、プログラマブル
・トランジスタがオフ状態である場合には、第2ノード
、該ノードに接続される負荷並びに直列配置のプログラ
マブル・トランジスタおよび該トランジスタに接続され
るキヤパシタに形成される第2キャパシタンスにより形
成されるRC時定数より大きく、且つ前記プログラマブ
ル・トランジスタがオン状態にある場合には、前記第2
キャパシタンスによるRC時定数より小さくなるように
したことを特徴とする特許請求の範囲第1項乃至第3項
の何れか一項に記載の不揮発性プログラマブル・スタチ
ツク・メモリ・セル。 5、第2トランジスタのゲートおよび第2給電端子の間
にさらにキャパシタを接続するようにしたことを特徴と
する特許請求の範囲第4項記載の不揮発性プログラマブ
ル・スタチツク・メモリ・セル。 6、特許請求の範囲第1項乃至第5項の何れか一項記載
のメモリ・セルを有する不揮発性プログラマブル・スタ
チツク・メモリ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8501631 | 1985-06-06 | ||
NL8501631A NL8501631A (nl) | 1985-06-06 | 1985-06-06 | Niet vluchtige, programmeerbare, statische geheugencel en een niet vluchtig, programmeerbaar statisch geheugen. |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61284896A true JPS61284896A (ja) | 1986-12-15 |
JPH0584598B2 JPH0584598B2 (ja) | 1993-12-02 |
Family
ID=19846096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61131061A Granted JPS61284896A (ja) | 1985-06-06 | 1986-06-05 | 不揮発性プログラマブル・スタチツク・メモリ・セル |
Country Status (8)
Country | Link |
---|---|
US (1) | US4707807A (ja) |
EP (1) | EP0204385B1 (ja) |
JP (1) | JPS61284896A (ja) |
KR (1) | KR950004620B1 (ja) |
CA (1) | CA1255792A (ja) |
DE (1) | DE3674067D1 (ja) |
IE (1) | IE57597B1 (ja) |
NL (1) | NL8501631A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6478489A (en) * | 1987-06-08 | 1989-03-23 | Fujitsu Ltd | Nonvolatile memory device |
US4802124A (en) * | 1987-08-03 | 1989-01-31 | Sgs-Thomson Microelectronics, Inc. | Non-volatile shadow storage cell with reduced tunnel device count for improved reliability |
GB8807225D0 (en) * | 1988-03-25 | 1988-04-27 | Hughes Microelectronics Ltd | Nonvolatile ram cell |
US5353248A (en) * | 1992-04-14 | 1994-10-04 | Altera Corporation | EEPROM-backed FIFO memory |
US5452246A (en) * | 1993-06-02 | 1995-09-19 | Fujitsu Limited | Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size |
DE10211337B4 (de) * | 2002-03-14 | 2009-12-31 | Infineon Technologies Ag | Schaltkreis-Anordnung und Verfahren zum Betreiben einer Schaltkreis-Anordnung |
JP2005064427A (ja) * | 2003-08-20 | 2005-03-10 | Elpida Memory Inc | 不揮発性ランダムアクセスメモリおよびその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4128773A (en) * | 1977-11-07 | 1978-12-05 | Hughes Aircraft Company | Volatile/non-volatile logic latch circuit |
GB2063601B (en) * | 1979-11-12 | 1984-02-29 | Hughes Microelectronics Ltd | Non-volatile semiconductor memory circuits |
US4388704A (en) * | 1980-09-30 | 1983-06-14 | International Business Machines Corporation | Non-volatile RAM cell with enhanced conduction insulators |
US4400799A (en) * | 1981-09-08 | 1983-08-23 | Intel Corporation | Non-volatile memory cell |
US4420821A (en) * | 1982-02-19 | 1983-12-13 | International Business Machines Corporation | Static RAM with non-volatile back-up storage and method of operation thereof |
-
1985
- 1985-06-06 NL NL8501631A patent/NL8501631A/nl not_active Application Discontinuation
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