JP2005064427A - 不揮発性ランダムアクセスメモリおよびその製造方法 - Google Patents

Abstract

【課題】 電力の供給が切断された時のデータ転送に時間がかかることのない、低コストで小型の不揮発性ＲＡＭを提供する。
【解決手段】 電力が供給された状態においてのみ電荷が蓄積されて保持される蓄積容量素子１０４と、上記電力の供給が切断されると蓄積容量素子１０４に蓄積された電荷を保持する不揮発性メモリ素子１０２とから単位セルが構成されている。蓄積容量素子１０３の一端は、不揮発性メモリ素子１０２を介して電位供給線１１１に接続されている。不揮発性メモリ素子１０２は、上記電力が供給された状態では、導通素子として動作し、上記電力が供給されていない状態では、カットオフ素子として動作するとともに、蓄積容量素子１０４の蓄積電荷が所定の電位レベルである場合にそのしきい値が変化する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に電力の供給が切断されてもセルデータを保持することが可能な不揮発性ＲＡＭ（Random Access Memory）に関するものである。

半導体記憶装置の１つにＤＲＡＭ（Dynamic RAM）がある。このＤＲＡＭは、大容量、かつ、低コストで、高速アクセスが可能である反面、揮発性メモリであるため、電力の供給がなくなると、それまで保持していたセルデータが失われてしまう、といった欠点を持つ。

そこで、不揮発性メモリと不揮発性メモリを組み合せた種々の不揮発性ＲＡＭが提案されている。例えば、特許文献１には、ＤＲＡＭのような揮発性メモリと例えばフラッシュメモリに代表される不揮発性メモリとを同一パッケージに搭載したマルチチップモジュール、揮発性メモリのチップと不揮発性メモリのチップを積層したＭＣＰ（マルチチップパッケージ）、揮発性メモリおよび不揮発性メモリを同一チップ内に形成した混載チップなどが提案されている。これらマルチチップモジュール、ＭＣＰおよび混載チップでは、電源電位の立ち上がり時（電源オン時）に、フラッシュメモリに格納されているデータがＤＲＡＭに転送され、電源電位の立ち下り時（電源オフ時）に、ＤＲＡＭに書き込まれているデータがフラッシュメモリに転送される。

上記の他、メモリセルのキャパシタに不揮発性材料を使用した、いわゆるＦＲＡＭが過去より不揮発性素子として提案されている。このＦＲＡＭは、電力消費によって性能が決まるモバイル製品、特に、昨今の高性能化により大容量メモリが必要となってきた携帯機器の記憶装置として期待されている。
特開２００１−５７２３号公報

しかしながら、上述したような従来の不揮発性ＲＡＭには、以下のような問題がある。

マルチチップモジュールやＭＣＰにおいては、複数チップを必要とすること、特殊なパッケージ構造をとること、使用するセット側に特別なソフト対応等が必要になることから、コストが高く、汎用性に乏しいものになっていた。このため、ＤＲＡＭのような量産効果によるコストダウンが期待できない等の経済的問題をもっている。

混載チップにおいては、フラッシュメモリとＤＲＡＭを同一シリコン上に搭載することから低コスト化を図ることが可能であるが、ＤＲＡＭのデータをフラッシュメモリにビット単位で転送するようになっているために、転送に時間がかかるという欠点がある。これを改善するには、同時にデータ転送する多数のI/O配線がチップ上に必要になり、その為に混載チップのサイズが大きくなってコスト的に不利になる。一方、コストを圧縮すると、同時転送データ量が制限されてしまうなどの問題が生じる。このようなことから、混載チップは、実用性に乏しく、大量使用に至っていないのが現状である。

ＦＲＡＭにおいては、使用する材料の安定性等の解決すべき技術課題が多いために大容量化が遅れており、また既存技術との継続性もなく、大規模量産するには至っていないのが現状である。このように、ＦＲＡＭには材料技術および縮小の困難さがある。

本発明の目的は、上記問題を解決し、電力の供給が切断された時のデータ転送に時間がかかることのない、低コストで小型の不揮発性ＲＡＭおよびその製造方法を提供することにある。

本発明のさらなる目的は、そのような不揮発性ＲＡＭを備えるメモリシステムを提供することにある。

上記目的を達成するため、本発明の不揮発性ランダムアクセスメモリは、電力が供給された状態においてのみ電荷が蓄積されて保持される容量素子を備えた揮発性メモリ素子と、前記電力の供給が切断されると前記容量素子に蓄積された電荷を保持する不揮発性メモリ素子とから単位セルが構成される不揮発性ランダムアクセスメモリであって、前記容量素子の一端が前記不揮発性メモリ素子を介して前記電荷を供給するための電位供給線に接続され、前記不揮発性メモリ素子は、前記電力が供給された状態では、導通素子として動作し、前記電力が供給されていない状態では、カットオフ素子として動作するとともに、前記容量素子の蓄積電荷が所定の電位レベルである場合にそのしきい値が変化することを特徴とする。

本発明のメモリシステムは、上記の不揮発性ランダムアクセスメモリと、外部電源からの前記不揮発性ランダムアクセスメモリへの電力の供給の有無を検出する検出手段と、前記検出手段にて前記不揮発性ランダムアクセスメモリへの電力の供給が停止されたことが検出されると、前記不揮発性ランダムアクセスメモリへの電力供給を所定の時間にわたって行う電力保持手段とを有することを特徴とする。

本発明の不揮発性ランダムアクセスメモリの製造方法は、電力が供給された状態においてのみ電荷が蓄積されて保持される容量素子を備えた揮発性メモリ素子と、前記電力の供給が切断されると前記容量素子に蓄積された電荷を保持する電荷蓄積電極を備えた不揮発性メモリ素子とから単位セルが構成され、前記容量素子の一端が前記不揮発性メモリ素子を介して前記電荷を供給するための電位供給線に接続される不揮発性ランダムアクセスメモリの製造方法であって、前記揮発性メモリ素子が形成された半導体基板上に前記不揮発性メモリ素子のソースおよびドレインとなる一対の電極を積層してこれらを所望のパターンに形成する工程と、前記所望のパターンに形成された一対の電極の積層部分を覆うように全面に絶縁膜およびシリコンを主成分とする前記電荷蓄積電極用の膜を順次被着する工程と、前記被着した絶縁膜および前記電荷蓄積電極用の膜が前記一対の電極の積層部分の側壁に残るように異方性エッチングを行う工程とを含む。

上記のとおりの本発明の不揮発性ランダムアクセスメモリによれば、電力が供給された状態では、不揮発性メモリ素子は単なる導通素子として動作するため、揮発性メモリ素子に対して例えばＤＲＡＭと同じ書き込みおよび読み出し動作を行うことができる。一方、電力が供給されていない状態では、不揮発性メモリ素子は、カットオフ素子として動作する。この動作において、容量素子の蓄積電荷が所定の電位レベル、例えばロウレベルにあると、不揮発性メモリ素子のしきい値がシフトし、それ以外の電位レベルでは、不揮発性メモリ素子のしきい値は変化しない。よって、揮発性メモリ素子がロウレベルの状態か、ハイレベルの状態かで、不揮発性メモリ素子のしきい値が異なることとなり、このしきい値の違いによりセルデータが保持される（セルデータ退避）。また、電力が再び供給されると、不揮発性メモリ素子のしきい値に応じた電位レベルが容量素子に供給されるので、容量素子には、元の蓄積電荷が与えられることになる（セルデータ復帰）。こうしたセルデータの退避および復帰は、セル毎に、または、各セル同時に行うことができ、そのデータ転送に時間がかかることはない。また、容量素子の一端が不揮発性メモリ素子を介して電位供給線に接続される構造であるので、従来のような多数のI/O配線は必要ない。

また、上記の不揮発性ランダムアクセスメモリは、前記不揮発性メモリ素子をＴＦＴ素子より構成したり、前記揮発性メモリ素子および不揮発性メモリ素子を同一半導体基板上に積層したりすることが可能である。よって、マルチチップモジュールやＭＣＰのような、複数チップや特殊なパッケージ構造は必要とされない。

さらに、上記の不揮発性ランダムアクセスメモリは、前記不揮発性メモリ素子のソースおよびドレインとなる一対の電極の一方を各セル間で共通に形成したり、前記不揮発性メモリ素子の制御電極を各セル間で共通に形成したりすることができるので、小型化や低コスト化が可能である。よって、ＤＲＡＭへの適用において、量産効果によるコストダウンを期待できる。

本発明のメモリシステムによれば、上記の不揮発性ランダムアクセスメモリの作用を備えるシステムを提供することが可能である。

本発明の不揮発性ランダムアクセスメモリによれば、不揮発性メモリ素子のソースおよびドレインを積層し、その側壁に電荷蓄積電極が形成される。このような積層構造（縦構造）は、電極を平面的に形成する場合に比べて、チップ面積をより小さくすることができる。

次に、本発明の実施形態について図面を参照して説明する。

図１は、本発明の一実施形態である不揮発性ＲＡＭの単位セルの構成を示す回路図である。この単位セルは、制御電極がワード線１０６に接続された選択用のＭＯＳ素子１０１と、一端がＭＯＳ素子１０１を介してビット線１０５に接続された蓄積容量素子１０４とから構成されるＤＲＡＭセルであって、このＤＲＡＭセルの一部に、蓄積容量素子１０４に蓄積されたデータを退避させるための電荷蓄積用電極１１１を備える不揮発性メモリ素子１０２とＴＦＴ（Thin Film Transistor）１０３が設けられている。不揮発性メモリ素子１０２は、ＥＰＲＯＭ、ＦＲＡＳＨ、ＥＥＰＲＯＭなどの不揮発性素子であり、既存の構造を適用可能であるが、ここではＴＦＴ構造になっているものとする。

蓄積容量素子１０４の両端はそれぞれ対向電極１０９、１１０とされており、対向電極１０９がＭＯＳ素子１０１の一方の電極（ドレインまたはソースのいずれでもよいが、ここでは、ドレインとして説明する。）に接続され、対向電極１１０が不揮発性メモリ素子１０２およびＴＦＴ１０３の他方の電極（ドレインまたはソースのいずれでもよいが、ここではソースとして説明する。）にそれぞれ接続されている。不揮発性メモリ素子１０２およびＴＦＴ１０３の他方の電極（ドレイン）はともに電位供給線１０７に接続されている。不揮発性メモリ素子１０２の制御電極は制御線１０８に接続され、ＴＦＴ１０３の制御電極は制御線１１２に接続されている。これら制御線１０８、１１２は共通化することも可能である。

図２に、図１に示した単位セルのビット線方向の構造断面図を示す。Ｐ型シリコン基板２０１上に、ビット電極２０２、分離絶縁膜２１３、ゲート酸化膜２０５、ワード電極２０３、２０４、容量電極２０６を所定の順序で形成する。ここで、ビット電極２０２、ワード電極２０３、容量電極２０６は、図１に示したビット線１０５、ワード線１０６、対向電極１０９にそれぞれ対応する。また、ワード電極２０４は、隣接するセルのワード線である。この工程は、周知のＤＲＡＭセルの製造工程であるので、ここではその詳細な説明は省略する。

容量電極２０６の形成後、その形成した容量電極２０６の部分に、容量対極電極２０７（図１の対向電極１１０に対応する）を孤立するように埋設する。続いて、これら電極全体を絶縁被膜２０８で覆った後、絶縁被膜２０８の所定の箇所に容量対極電極２０７の表面が露出するような開口部を設ける。続いて、その開口部を含む所定の範囲にａ−Ｓｉ（アモルファスシリコン）の薄膜を低温にて成長させてＴＦＴ基板２０９を形成するとともに、ＴＦＴ基板２０９の所定の箇所にＴＦＴソース電極２１５およびＴＦＴドレイン電極２１６を造り込む。ここで、ＴＦＴソース電極２１５、ＴＦＴドレイン電極２１６は図１に示した不揮発性メモリ素子１０２のソース電極、ドレイン電極に対応する。

続いて、ＴＦＴ基板２０９上の所定の範囲に窒化酸化物からなるゲート絶縁膜２１１ａとａ−Ｓｉよりなる電荷蓄積ゲート電極２１４（図１の電荷蓄積用電極１１１に対応する）を順次被着し、これを周知の方法にて所望の形に形成する。続いて、再び窒化酸化物からなるゲート絶縁膜２１１ｂを気相成長法にて形成した後、ＴＦＴゲート電極２１２（図１の不揮発性メモリ１０２の制御電極）を形成し、同じく所望の形に形成する。このとき、ＴＦＴゲート電極２１２とＴＦＴ基板２０９の形により電荷蓄積ゲート電極２１４の形がそれらの重なり部として決定される。この後、全体を絶縁膜で覆って既存の手法で表面を平坦化し、その一部にＴＦＴドレイン電極２１６の表面が露出するような開口部を設ける。そして、その開口部を含む所定の範囲にＷ等からなる低抵抗配線を形成することで電位供給電極２１０を得る。この電位供給電極２１０は、図１に示した電位供給線１０７に対応する。これ以降は、周知のＤＲＡＭの製造方法と同じ工程であるので、ここでのその詳細な説明は省略する。

上記の製造工程によれば、ＭＯＳ素子１０１および蓄積容量素子１０４からなる揮発性メモリ素子と不揮発性メモリ素子１０２を同一半導体基板上に積層することができるので、低コストでチップ面積の小さな不揮発性ＲＡＭを提供することができる。

次に、本実施形態の不揮発性ＲＡＭの動作について説明する。この不揮発性ＲＡＭは、通常動作時、すなわち電位供給線１０７から既定電位が供給されている状態においては、完全なＤＲＡＭ素子として動作し、蓄積容量素子１０４に電荷が蓄積されて保持される（セルデータ退避動作）。電源が切られたとき（電源切断時）、または、アクセスを行わないとき（待機モード）は、蓄積容量素子１０４の蓄積電荷（セルデータ）が不揮発性メモリ素子１０２の電荷蓄積用電極１１１に蓄積される。電源が投入され、または待機モードからアクセスモードに遷移した場合は、電荷蓄積用電極１１１に蓄積された電荷が蓄積容量素子１０４に蓄積されて保持される（セルデータ復帰動作）。

上記のセルデータ退避動作およびセルデータ復帰動作には、不揮発性メモリ素子１０２のしきい値のヒステリシス特性（一般にはインジェクション特性）が利用される。図３に、そのヒステリシス特性を示す。図３において、縦軸はしきい値の変化量ΔＶｔ、横軸は印加電圧Ｖｗを示す。３０５、３０６は書き込み後のしきい値であり、それぞれ後述する動作説明におけるセルデータ「０」、「１」に対応する。３０４、３０７はしきい値を変化させる限界印加電圧値である。この図３に示した状態は、書き込みが下部電極から行われる場合を示しており、書き込み電極が上部電極に設けられた場合はこの逆の書き込み特性となる。

図３を参照すると、不揮発性メモリ素子１０２の初期書き込みしきい値として電位３０７（限界印加電圧）が設定されている。印加電圧Ｖｗとして電位３０７以上の印加電圧３０３が加えられると、フロート電極（蓄積容量素子１０４）への負電荷の注入が発生し、これにより不揮発性メモリ素子１０２のしきい値は高くなる方向にシフトして電位３０５だけ変化する。この変動しきい値は、印加電圧Ｖｗが「０」になっても維持される。この状態では、不揮発性メモリ素子１０２はカットオフ素子として動作する。

次に、印加電位−Ｖｗが印加されると、フロート電極からの負電荷の放出が発生し、これにより不揮発性メモリ素子１０２のしきい値は低くなる方向にシフトし、印加電圧（−Ｖｗ）３０８では、不揮発性メモリ素子１０２のしきい値は電位３０５から電位３０６までシフトする。この変動しきい値は、印加電圧−Ｖｗが「０」になっても維持される。この状態では、不揮発性メモリ素子１０２は導通素子として動作する。

次に、再び印加電圧Ｖｗとして電圧３０３が印加されると、不揮発性メモリ素子１０２のしきい値は電位３０６から電位３０５にシフトし、不揮発性メモリ素子１０２は再びカットオフ素子として動作する。

上述のような可逆的に素子のしきい値を変化することのできる不揮発性メモリ素子１０２は、一般にフラッシュメモリ素子として知られている。なお、不揮発性メモリ素子１０２はドリフトモード素子としても使用可能である。この場合は、図３に示した矢印と逆方向にしきい値のシフトが起こり、同様なカットオフ素子および導通素子としての動作が切り替わる。

本実施形態の不揮発性ＲＡＭでは、上述した不揮発性メモリ素子１０２のしきい値のヒステリシス特性を利用してセルデータの退避および復帰が行われる。具体的には、不揮発性メモリ素子１０２は、電源オン状態では、導通素子として動作し、電源オフ状態では、カットオフ素子として動作するとともに、蓄積容量素子１０４の蓄積電荷が所定の電位レベルである場合にそのしきい値が変化する。以下に、その具体的な動作を説明する。

図１に示した回路構成において、不揮発性メモリ素子１０２またはＴＦＴ素子１０３が導通状態にあれば、通常のＤＲＡＭセルと全く同じ動作により蓄積容量素子１０４に電荷が蓄積されて保持される。不揮発性メモリ素子１０２は、制御線１０８を介して不揮発性メモリ素子１０２の制御電極に、図３に示した電位３０５以上、電位３０７以下の電位が供給されていれば導通状態となる。ＴＦＴ１０３は、制御線１１２を介してＴＦＴ１０３の制御電極に所定の電圧が印加されることで導通状態となる。

電源がオン状態からオフ状態に移行すると、通常のＤＲＡＭセルでは、シリコン基板へのリーク電流によって、時間とともにセルに蓄積された電荷（ハイレベル状態）は除々に失われ、最後には完全に消失する。本実施形態では、電力が失われる前に、蓄積容量素子１０４の蓄積電荷情報（セルデータ）を不揮発性メモリ素子１０２に退避させる以下のような動作が行われ、これによりセルデータの不揮発性が保たれる。

セルデータ退避動作では、ＴＦＴ素子１０３をオフ状態にするのに必要な電圧を制御線１１２に供給するとともに、不揮発性メモリ素子１０２をオフ状態にすることができ、かつ、書き込みの起きない範囲の電圧を制御線１０８に供給する。ここでは、制御線１０８へは負電圧が印加される。こうして、蓄積容量素子１０４は電位供給線１０７から電気的に切り離され、その電位供給線１０７の電位に関係なく、電気的に絶縁されフロート状態になる。なお、実際は、蓄積容量素子１０４は不揮発性メモリ素子１０２を介して電位供給線１０７に接続されているが、この不揮発性メモリ素子１０２の抵抗は十分に大きなものであるので、通常の速度（具体的には、一般のＤＲＡＭセルにおける書き込みや読み出し速度）での動作においては、蓄積容量素子１０４はオフ状態として扱うことができる。

上記のようにして蓄積容量素子１０４をフロート状態とした後、ビット線１０５、ワード線１０６を同時にハイレベルにすると、蓄積容量素子１０４がロウレベル状態にあるか否かで、不揮発性メモリ素子１０２のしきい値がシフトする。

蓄積容量素子１０４がロウレベル状態にある場合は、対向電極１０９における接点電位がロウレベルからハイレベルに昇圧され、その対向電極１０９の対極電極位置にある対向電極１１０における接点電位もＴＦＴ基板との間の容量結合によりロウレベルからハイレベルに昇圧されることになる。よって、適切な印加電圧を制御線１８に供給すれば、不揮発性メモリ素子１０２の制御電極には、ＴＦＴ基板との間の容量結合により昇圧された分だけ、書き込み限界電圧以上の電圧が印加されることとなり、図３に示したように、その増分（昇圧分）だけ不揮発性メモリ素子１０２のしきい値が高い方へシフトすることになる。

一方、蓄積容量素子１０４がハイレベル状態にある場合は、対向電極１０９における接点電位は変化せず、対向電極１１０における接点電位も変化しない。よって、この場合は、不揮発性メモリ素子１０２は初期状態におけるしきい値が維持されることとなる。

上述のように、蓄積容量素子１０４をフロート状態とした後に、ビット線１０５、ワード線１０６を同時にハイレベルにすると、蓄積容量素子１０４がロウレベル状態にある場合にのみ、不揮発性メモリ素子１０２のしきい値が高い方にシフトする。すなわち、蓄積容量素子１０４がロウレベル状態にある場合は、不揮発性メモリ素子１０２のしきい値は高い方にシフトし、蓄積容量素子１０４がハイレベル状態にある場合は、不揮発性メモリ素子１０２のしきい値は初期状態のまま維持される。こうして、電源が切られた後も、蓄積容量素子１０４の蓄積電荷情報（セルデータ）は、不揮発性メモリ素子１０２のしきい値の異なる状態として保持される。

セルデータ退避後、再び、電源が投入されると、初期的にはＴＦＴ１０３はオフ状態とされ、不揮発性メモリ素子１０２には、図３に示した電位３０５が制御線１０８により供給される。不揮発性メモリ素子１０２が、元のセルデータとしてロウレベルを保持している場合は、そのしきい値が高くなる方向にシフトされた状態になっているので、電位供給線１０７が昇圧されてきてもオフ状態が維持される。この場合は、対向電極１１０における接点での昇圧は生じない。この状態で、周知のＤＲＡＭのリフレッシュ動作が行われると、蓄積容量素子１０４には電荷が蓄積されないので、ロウレベル状態が維持される。一方、不揮発性メモリ素子１０２が、元のセルデータとしてハイレベルを保持している場合は、そのしきい値は初期状態のままであるので、電位供給線１０７が昇圧されてくるとオン状態に遷移する。この場合は、対向電極１１０が電位供給線１０７に接続されるのでその接点が昇圧される。この状態で、周知のＤＲＡＭのリフレッシュ動作が行われると、蓄積容量素子１０４は電荷が蓄積されてハイレベル状態となる。こうして、蓄積容量素子１０４に、電源が切断されたときのセルデータが書き込まれることとなる（セルデータの復帰）。

セルデータの復帰後は、不揮発性メモリ素子１０２の制御電極に書き込み限界電圧（図３の電位３０４）以上の電圧を印加すると、不揮発性メモリ素子１０２はそのしきい値が低くなる方向にシフトして導通状態になる。このしきい値のシフトにより保持されていたセルデータが消失することとなり、不揮発性メモリ素子１０２は初期状態に復帰する。また、この不揮発性メモリ素子１０２の初期状態への復帰動作と同時に、ＴＦＴ素子１０３の制御電極に制御線１１２を介して所定の電圧が印加され、ＴＦＴ素子１０３は導通状態となる。これにより、通常のＤＲＡＭとしての動作が可能となる。

通常のＤＲＡＭとしての動作が開始された後、再び、電源がオフ状態になった場合は、上述したセルデータの退避および復帰の動作が繰り返される。このようにして、ＤＲＡＭセルを、見かけ上、不揮発性素子として安定に動作させることができる。

上述した本実施形態の不揮発性ＲＡＭによれば、不揮発性メモリ素子をＴＦＴ素子で構成することで、ＴＦＴ素子でない不揮発性メモリ素子１０２をシリコン基板上に構成する場合と比べて、チップ面積が大幅に減少する。

また、不揮発性メモリ素子１０２と並列にＴＦＴ素子１０３を設けたことで、不揮発性メモリ素子１０２の特性バラツキに依らず安定なＤＲＡＭとしての動作を保証することができる。

なお、本実施形態では、不揮発性メモリ素子１０２とＴＦＴ素子１０３を有する構成になっているが、ＴＦＴ素子１０３を持たない構造とすることも可能である。この場合は、不揮発性メモリ素子１０２のみで上述したセルデータの退避および復帰動作が行われる。

また、セルデータ退避動作において、公知の昇圧回路等を用いて電圧を一時的に上げた上でＤＲＡＭセルのリフレッシュ動作を行い、セルのハイレベルをできるだけ上昇させておくこともできる。これにより、不揮発性メモリ素子１０２への書き込み時間を短縮することができる。このハイレベルへの移行に際して、全てのセルのワードを同時に、または選択的に高電位に上げても構わない。

さらに、書き込み極性を逆にすることも可能である。この場合は、セルデータがハイレベルである場合にのみ不揮発性メモリ素子１０２のしきい値が低い方向にシフトすることになるが、結果的は、上述したセルデータの退避および復帰の動作と同様な動作を提供することができる。

図１には単位セル構造のみを示したが、実際は、そのような単位セルが複数配置され、各セルにおいて上述したセルデータの退避および復帰が行われる。

（他の実施形態）
図１に示した不揮発性ＲＡＭの単位セル構造は、図２に示した構造の他、種々の構造を適用することができる。例えば、図４に示すように、ＴＦＴゲート電極２１２が電荷蓄積ゲート電極２１４を覆うように形成されてもよい。このセル構造では、不揮発性メモリ素子１０２のドレイン電極であるＴＦＴドレイン電極２１６とソース電極であるＴＦＴソース電極２１５は、図２に示したものと同様にＴＦＴ基板２０９に形成されているが、ＴＦＴドレイン電極２１６がＴＦＴソース電極２１５を取り囲むような配置になっている。そして、ＴＦＴソース電極２１５の全体とＴＦＴドレイン電極２１６のＴＦＴソース電極２１５の外周部に隣接する部分とを含む範囲が電荷蓄積ゲート電極２１４により覆われている。

また、図５に示すように、電荷蓄積ゲート電極２１４がＴＦＴソース電極２１５およびＴＦＴドレイン電極２１６の一部を覆うように構成してもよい。この場合、ＴＦＴゲート電極２１２はＴＦＴソース電極２１５上に位置する電荷蓄積ゲート電極２１４の端部で段差を有する構造となる。

以下に、図４に示した第１の変形例であるセル構造と、図５に示した第２の変形例であるセル構造のそれぞれの特徴について具体的に説明する。図６（ａ）は、これら第１および第２の変形例のセル構造の下層（ビット線から下の部分）における共通部の平面図、図６（ｂ）は、第１の変形例のセル構造における図６（ａ）の共通電極部の模式図、図６（ｃ）は、第２の変形例のセル構造における図６（ａ）の共通電極部の模式図である。ここで、図６（ａ）に示す平面図は、図４および図５に示したセル構造を電位供給電極２１０側から見た場合の下層部の平面図である。

図６（ａ）を参照すると、ビット電極２０２はワード電極２０３、２０４と交差するように配置されている。ビット電極２０２の、ワード電極２０３と交差する部分の近傍（ワード電極２０３を挟んでワード電極２０４とは反対の位置）には、図１に示したＭＯＳ素子１０１への電気的な接続を行うためのコンタクト孔２１８が形成されている。ビット電極２０２はコンタクト孔２１８を介して、このビット電極２０２より下層に位置するソース／ドレイン領域２３１（図４および図５に示すソース電極１３１、ドレイン電極１３２に対応する）に電気的に接続されている。このソース／ドレイン領域２３１は図１に示したＭＯＳ素子１０１のソース／ドレインに対応する。ワード電極２０３、２０４の間の領域には、図１に示した不揮発性メモリ素子１０２と蓄積容量１０４との間の電気的な接続をとるためのコンタクト孔２１７が形成されている。ソース／ドレイン領域２３１は、基板上面側から見た場合、コンタクト孔２１７、２１８間を直線的に結ぶような長方形の形状になっている。

コンタクト孔２１７より下層に位置する部分には、容量電極２０６および容量対極電極２０７が形成されており、コンタクト孔２１７より上層に位置する部分には、ＴＦＴゲート電極２１２、ＴＦＴソース電極２１５、電荷蓄積ゲート電極２１４、ＴＦＴドレイン電極２１６が形成されている。第１および第２の変形例のセル構造は、複数のセル間で、それら電極のうち、ＴＦＴゲート電極２１２およびＴＦＴドレイン電極２１６を共通化できるものになっている。

まず、第１の変形例のセル構造における共通電極部の構造を、図６（ｂ）を参照して説明する。この図６（ｂ）は、図６（ａ）の破線で示した共通電極切り出し部２２０を容量対極電極２０７から見たものである。図面に向かって手前側から、容量対極電極２０７、コンタクト孔２１７、ＴＦＴ基板（ＴＦＴゲート電極２１２、ＴＦＴソース電極２１５、ＴＦＴドレイン電極２１６、ＴＦＴチャネル領域２１９）、電荷蓄積ゲート電極２１４が順次積層されている。容量対極電極２０７は基板面内方向に切断した断面の形状が円形状になっている。ＴＦＴソース電極２１５も円形状で、基板上面側から見た場合に、コンタクト孔２１７を介して容量対極電極２０７を覆うような配置になっている。ＴＦＴドレイン電極２１６は、ＴＦＴソース電極２１５を囲むように設けられており、これら電極間にＴＦＴチャネル領域２１９を有する。電荷蓄積ゲート電極２１４は、ＴＦＴソース電極２１５およびＴＦＴチャネル領域２１９を含む領域と、ＴＦＴドレイン電極２１６のＴＦＴソース電極２１５の外周部（ＴＦＴチャネル領域２１９）に隣接する部分とを含む範囲を覆う、円形形状のものである。

上記の構造において、ＴＦＴゲート電極２１２およびＴＦＴドレイン電極２１６は、複数のセルにわたって形成されており、各セル間で共通のものとなっている。ＴＦＴゲート電極２１２を共通化したことで、不揮発性メモリ素子１０２とＴＦＴ素子１０３の間の素子分離領域が不要となる。また、ＴＦＴゲート電極２１２およびＴＦＴドレイン電極２１６を共通化したことで、それら電極の配線を削減することができる。このようなことから、第１の変形例のセル構造によれば、製造工程を簡略化することができる。

次に、第２の変形例のセル構造における共通電極部の構造を、図６（ｃ）を参照して説明する。この図６（ｃ）は、図６（ａ）の破線で示した共通電極切り出し部２２０を容量対極電極２０７から見たものである。この共通電極部は、電荷蓄積ゲート電極２１４が異なる以外は、図６（ｂ）に示したものと同じ構造になっている。電荷蓄積ゲート電極２１４は長方形の形状であって、ＴＦＴソース電極２１５、ＴＦＴチャネル領域２１９およびＴＦＴドレイン電極２１６の各部を部分的に覆うように配置されている。この構成によれば、揮発性メモリ素子１０２とＴＦＴ素子１０３を分離することができ、微妙な揮発性メモリ素子１０２のしきい値制御を緩和することが可能となる。

上述した第１および第２の変形例において、不揮発性メモリ素子１０２とＴＦＴ素子１０３を同一ＴＦＴ基板上に形成し、これら素子間でＴＦＴゲート電極２１２およびＴＦＴドレイン電極２１６を共通化することも可能である。

以上の説明では、不揮発性メモリ素子としてＴＦＴ構造を採用したものを例に説明したが、本発明は、これに限定されるものではない。不揮発性メモリ素子は、シリコン基板上に平面的に拡張して形成される構造であってもよい。

また、不揮発性メモリ素子へのセルデータの書き込みは、電源オフ時のみに行われることから、その回数は、実際のメモリシステム上では有限であると考えられる。例えば携帯電話の様な頻繁に電源を操作する装置に用いた場合でも、電源オン／オフ回数は、１０回／日程度と想定され、この場合、１０年間の使用でも３万回程度を想定すればよいことになる。よって、不揮発性メモリ素子への要求は、一般の不揮発性ＲＡＭに要求される１０万回から１００万回以上の書き換え仕様にくらべ、遙かに緩やかなものあり、現状の利用されているＴＦＴ素子を使っても十分に製造可能である。

各実施形態の不揮発性ＲＡＭにおいて、電荷蓄積ゲート電極２１４の下に形成されるゲート絶縁膜２１１ａの一部に、該絶縁膜より厚さの薄い電荷注入用窓を設けてもよい。例えば、図７に示すように、電荷蓄積ゲート電極２１４の下に形成されるゲート絶縁膜２１１ａの、ＴＦＴ基板２０９のソース電極２１５上に位置する部分に、ゲート絶縁膜２１１ａの厚さより薄い絶縁膜よりなる電荷注入用窓１１３を設けてもよい。この場合は、より電界強度が強められ、容量結合原理から電荷注入効率を高めることが可能となる。これにより、セルデータの退避に要する時間（書き換え時間）を短縮することができる。この電荷注入用窓１１３は、図２および図５に示したセル構造においても適用することができる。

また、不揮発性メモリ素子１０２として、縦ＭＯＳ構造として知られるＴＦＴ素子を用いることも可能である。さらに、製造工程は、複雑になるが、小型化のために不揮発性メモリ素子１０２のソース電極、ドレイン電極の配置をＴＦＴ基板面に対して垂直となるようにし、電荷蓄積ゲート電極を縦構造にしてもよい。以下に、その具体的な構造および製造手順を説明する。

図８（ａ）〜図８（ｅ）に、本発明の不揮発性ＲＡＭの不揮発性メモリ素子部の縦構造の一製造工程を示す。この工程は、図４に示したセル構造の容量対極電極２０７を形成した後の工程である。

まず、図８（ａ）に示すように、全面に絶縁被膜５０１を形成し、絶縁被膜５０１の一部に容量対極電極２０７の表面が露出するように開口部５０２を設ける。次に、図８（ｂ）に示すように、絶縁被膜５０１上に不純物を含んだ多結晶シリコンよりなるＴＦＴソース電極５０３を形成した後、その上にａ−Ｓｉをスパッタ法で所望の厚さに成長させてＴＦＴ基板５０４を形成し、さらにその一部をイオン注入法等で導電性に変えることでＴＦＴドレイン電極５０５を得る。そして、ＴＦＴドレイン電極５０５上に例えば気相成長法または低温の酸化方法によりシリコン酸化膜よりなる絶縁膜５０６を形成した後、ＴＦＴソース電極５０３、ＴＦＴ基板５０４、ＴＦＴドレイン電極５０５および絶縁膜５０６からなる積層部分を、開口部５０２を覆う所望のパターンに形成して図８（ｃ）のような構成とする。このパターニングでは、例えばドライエッチング法による選択的な除去が行われる。

次に、全面にゲート絶縁膜５０７を形成し、さらにその上に多結晶シリコンよりなる電荷蓄積ゲート電極５０８を成長させ、異方性エッチングを行うことで、図８（ｄ）に示すように上記のパターニングされた積層部分の側壁部分にのみゲート絶縁膜５０７および電荷蓄積ゲート電極５０８を残す。そして、電荷蓄積ゲート電極５０８の露出している面に熱酸化法で絶縁膜５０９を形成する。

次に、再び全面に多結晶シリコンを成長させた後、ＣＭＰ法で絶縁膜５０６が露出するように全面を平滑化することでＴＦＴゲート電極５１０を形成する。そして全面に絶縁膜５１１を被着した後、ＴＦＴドレイン電極５０５が露出するような電極取り出し口５１２を設けて電位供給電極５１３を形成することで、図８（ｅ）に示す構造を得る。これ以降の工程は、通常のＤＲＡＭ等の製造工程と同じである。

上記のようにして不揮発性メモリ素子１０２を縦構造とすることで、セル構造をより小型化することが可能となる。

（メモリシステム）
次に、上述した本発明の不揮発性ＲＡＭを備えるメモリシステムについて説明する。図９に、そのメモリシステムの一例を示す。

図９に示すメモリシステムは、外部電源のオン／オフ操作に応じて、セルデータの退避および復帰を行うものであって、その構成は、電源オン／オフ入力部１、検出部２、電源保持部３、電源部４、動作制御部５、書き込み／読み出し確認部６およびメモリ素子７からなる。

電源オン／オフ操作部１は、使用者が外部電源のオン／オフを操作する部分である。電源部４は、本システム内に設けられた電力供給源であって、外部電源オフ時に所定の時間に渡って動作制御部５、書き込み／読み出し確認部６およびメモリ素子７への電力供給を行う。検出部２は、電源オン／オフ入力部１にてオン入力操作、オフ入力操作のいずれが行われたかを検出する部分である。この検出結果は、電源保持部３および動作制御部５に供給されている。

メモリ素子７は、前述の各実施形態で説明した不揮発性ＲＡＭより構成される。動作制御部５は、メモリ素子７におけるＤＲＡＭセルとしての周知の動作を行う他、検出部２からオフ入力操作を検出した結果が入力された場合は、セルデータの退避動作を行い、検出部２からオン入力操作を検出した結果が入力された場合は、セルデータの復帰動作を行う。書き込み／読み出し確認部６は、セルデータの退避動作時に不揮発性メモリ素子へのセルデータの書き込みを確認するものである。この確認結果は、電源保持部３に供給されている。電源保持部３は、検出部２からオン入力操作を検出した結果が入力された場合は、電源部４による電力供給を開始させる。また、電源保持部３は、検出部２からオフ入力操作を検出した結果が入力され、かつ、セルデータの書き込みが完了した旨が入力された場合に、電源部４による電力供給を停止させる。

次に、本メモリシステムの動作を説明する。電源オン／オフ入力部１にてオフ入力操作が行われると、検出部２が、それを検出して電源オフ検出結果を電源保持部３および動作制御部５に供給する。電源保持部３では、電源オフ検出結果を受け取ると、電源部４による電力供給を開始させる。動作制御部５では、電源オフ検出結果を受け取ると、メモリ素子７に対してセルデータの退避を実行する。このセルデータの退避動作は前述したとおりであるので、ここでは説明を省略する。

セルデータの退避が完了すると、書き込み／読み出し確認部６がその完了を確認し、電源保持部３に対して完了報告を行う。完了報告を受けた電源保持部３は、電源部４による電力供給を停止させる。こうして、電源がオフされても、セルデータが退避されて保持されることになる。

次に、電源オン／オフ入力部１にてオン入力操作が行われると、検出部２が、それを検出して電源オン検出結果を動作制御部５に供給する。動作制御部５では、電源オン検出結果を受け取ると、メモリ素子７に対してセルデータの復帰を実行する。このセルデータの復帰動作は前述したとおりであるので、ここでは説明を省略する。

上述したメモリシステムは、電源オン／オフの入力操作に応じてセルデータの退避および復帰を行うものであるが、故障などの障害発生により電源が遮断された場合にもセルデータの退避および復帰を行うような構成とすることもできる。この場合は、検出部２が、外部電源からの電力供給の有無を検出し、その検出結果を電源保持部３および動作制御部５に供給する。

加えて、ＣＰＵがインタフェース回路を介してメモリ素子７に接続され、インタフェース回路が、ＣＰＵがメモリ素子７へアクセスを行わないときにメモリシステムへの電力供給を停止して省電力化を図るような構成とし、電力供給の停止時にセルデータの退避、電力復旧時にセルデータの復帰を行うようにすることもできる。この場合は、インタフェース回路による電力供給の停止、復旧が検出部２にて検出されることで、セルデータの退避、復帰の動作が実行される。

以上説明したメモリシステムは一例であって、本発明の不揮発性ＲＡＭは種々のメモリシステムに適用することが可能である。基本的には、本発明の不揮発性ＲＡＭは、電力供給の有無を検出する手段と、電力供給の停止時に所定の時間（セルデータの退避が可能な時間）にわたって電力の供給を保持する手段を有していれば、既存のＤＲＡＭを備える各種メモリシステムに適用することが可能である。電力の供給を保持する手段としては、図９に示したような回路的な手段の他、コンデンサ等を用いて一時的に電力を蓄えておくものが考えられる。

本発明の一実施形態である不揮発性ＲＡＭの単位セルの構成を示す回路図である。 図１に示す単位セルのビット線方向の構造断面図である。 ヒステリシス特性を示す模式図である。 本発明の不揮発性ＲＡＭの第１の変形例であるセル構造を示す構造断面図である。 本発明の不揮発性ＲＡＭの第２の変形例であるセル構造を示す構造断面図である。 図４および図５に示すセル構造の下層における共通部の平面図である。 図４に示すセル構造の共通電極部の模式図である。 図５に示すセル構造の共通電極部の模式図である。 本発明の不揮発性ＲＡＭの他の例であるセル構造を示す構造断面図である。 本発明の不揮発性ＲＡＭの縦構造の製造工程を示す断面図である。 本発明の不揮発性ＲＡＭの縦構造の製造工程を示す断面図である。 本発明の不揮発性ＲＡＭの縦構造の製造工程を示す断面図である。 本発明の不揮発性ＲＡＭの縦構造の製造工程を示す断面図である。 本発明の不揮発性ＲＡＭの縦構造の製造工程を示す断面図である。 本発明のメモリシステムの概略構成を示すブロック図である。

符号の説明

１ 電源オン／オフ入力部
２ 検出部
３ 電源保持部
４ 電源部
５ 動作制御部
６ 書き込み／読み出し確認部
７ メモリ素子
１０１ ＭＯＳ素子
１０２ 不揮発性メモリ素子
１０３ ＴＦＴ素子
１０４ 蓄積容量素子
１０５ ビット線
１０６ ワード線
１０７ 電位供給線
１０８、１１２ 制御線
１０９、１１０ 対向電極
１１１ 電荷蓄積用電極
１１３ 電荷注入用窓
１３１ ソース電極
１３２ ドレイン電極
２０１ Ｐ型シリコン基板
２０２ ビット電極
２０３、２０４ ワード電極
２０５ ゲート酸化膜
２０６ 容量電極
２０７ 容量対極電極
２０８、５０６、５０９、５１１ 絶縁膜
２０９、５０４ ＴＦＴ基板
２１０、５１３ 電位供給電極
２１１ａ、２１１ｂ、５０７ ゲート絶縁膜
２１２、５１０ ＴＦＴゲート電極
２１３ 分離絶縁膜
２１４、５０８ 電荷蓄積ゲート電極
２１５、５０３ ＴＦＴソース電極
２１６、５０５ ＴＦＴドレイン電極
２１７、２１８ コンタクト孔
２１９ ＴＦＴチャネル領域
２２０ 共通電極切り出し部
２３１ ソース／ドレイン領域
５０１ 絶縁被膜
５０２ 開口部
５１２ 電極取り出し口

Claims (14)

1. 電力が供給された状態においてのみ電荷が蓄積されて保持される容量素子を備えた揮発性メモリ素子と、前記電力の供給が切断されると前記容量素子に蓄積された電荷を保持する不揮発性メモリ素子とから単位セルが構成される不揮発性ランダムアクセスメモリであって、
   前記容量素子の一端が前記不揮発性メモリ素子を介して前記電荷を供給するための電位供給線に接続され、
   前記不揮発性メモリ素子は、前記電力が供給された状態では、導通素子として動作し、前記電力が供給されていない状態では、カットオフ素子として動作するとともに、前記容量素子の蓄積電荷が所定の電位レベルである場合にそのしきい値が変化する不揮発性ランダムアクセスメモリ。
2. 前記不揮発性メモリ素子は、ＴＦＴ素子から構成されている、請求項１に記載の不揮発性ランダムアクセスメモリ。
3. 前記揮発性メモリ素子および不揮発性メモリ素子は同一半導体基板上に積層されている、請求項２に記載の不揮発性ランダムアクセスメモリ。
4. 前記不揮発性メモリ素子は、前記容量素子に蓄積された電荷を保持するための電荷蓄積電極を有し、該電荷蓄積電極の下に形成される絶縁膜の一部に、該絶縁膜より厚さの薄い絶縁膜よりなる電荷注入用窓を有する、請求項３に記載の不揮発性ランダムアクセスメモリ。
5. 前記単位セルを複数有し、前記不揮発性メモリ素子のソースおよびドレインとなる一対の電極の一方が各セル間で共通になっている、請求項２に記載の不揮発性ランダムアクセスメモリ。
6. 前記一対の電極は、前記半導体基板上に形成されたＴＦＴ基板に形成されており、前記共通の電極がもう一方の電極を囲むように配置されている、請求項５に記載の不揮発性ランダムアクセスメモリ。
7. 前記不揮発性メモリ素子は、前記容量素子に蓄積された電荷を保持するための電荷蓄積電極を有し、該電荷蓄積電極が、前記もう一方の電極の全体と前記共通の電極の、前記もう一方の電極の外周に隣接する部分とを含む領域を覆うように形成されている、請求項６に記載の不揮発性ランダムアクセスメモリ。
8. 前記不揮発性メモリ素子は、前記容量素子に蓄積された電荷を保持するための電荷蓄積電極を有し、該電荷蓄積電極が、前記もう一方の電極と前記共通の電極の各電極の一部に跨って形成されている、請求項６に記載の不揮発性ランダムアクセスメモリ。
9. 前記単位セルを複数有し、前記不揮発性メモリ素子の制御電極が各セル間で共通になっている、請求項２に記載の不揮発性ランダムアクセスメモリ。
10. 前記不揮発性メモリ素子と並列にＴＦＴ素子が設けられている、請求項１から９のいずれか１項に記載の不揮発性ランダムアクセスメモリ。
11. 前記不揮発性メモリ素子と前記ＴＦＴ素子が前記同一半導体基板上に形成されている、請求項１０に記載の不揮発性ランダムアクセスメモリ。
12. 前記不揮発性メモリ素子と前記ＴＦＴ素子は、互いのソースおよびドレインが共通に形成されている、請求項１１に記載の不揮発性ランダムアクセスメモリ。
13. 請求項１から１２のいずれか１項に記載の不揮発性ランダムアクセスメモリと、
    外部電源からの前記不揮発性ランダムアクセスメモリへの電力の供給の有無を検出する検出手段と、
    前記検出手段にて前記不揮発性ランダムアクセスメモリへの電力の供給が停止されたことが検出されると、前記不揮発性ランダムアクセスメモリへの電力供給を所定の時間にわたって行う電力保持手段とを有するメモリシステム。
14. 電力が供給された状態においてのみ電荷が蓄積されて保持される容量素子を備えた揮発性メモリ素子と、前記電力の供給が切断されると前記容量素子に蓄積された電荷を保持する電荷蓄積電極を備えた不揮発性メモリ素子とから単位セルが構成され、前記容量素子の一端が前記不揮発性メモリ素子を介して前記電荷を供給するための電位供給線に接続される不揮発性ランダムアクセスメモリの製造方法であって、
    前記揮発性メモリ素子が形成された半導体基板上に前記不揮発性メモリ素子のソースおよびドレインとなる一対の電極を積層してこれらを所望のパターンに形成する工程と、
    前記所望のパターンに形成された一対の電極の積層部分を覆うように全面に絶縁膜およびシリコンを主成分とする前記電荷蓄積電極用の膜を順次被着する工程と、
    前記被着した絶縁膜および前記電荷蓄積電極用の膜が前記一対の電極の積層部分の側壁に残るように異方性エッチングを行う工程とを含む不揮発性ランダムアクセスメモリの製造方法。

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