JPH0770230B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0770230B2 JPH0770230B2 JP9075886A JP9075886A JPH0770230B2 JP H0770230 B2 JPH0770230 B2 JP H0770230B2 JP 9075886 A JP9075886 A JP 9075886A JP 9075886 A JP9075886 A JP 9075886A JP H0770230 B2 JPH0770230 B2 JP H0770230B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は浮遊ゲートを有する絶縁ゲート型電解効果トラ
ンジスタをメモリセルとする不揮発性半導体メモリに関
し、特にそのようなメモリにおける書込み回路に関す
る。
ンジスタをメモリセルとする不揮発性半導体メモリに関
し、特にそのようなメモリにおける書込み回路に関す
る。
従来、この種の半導体メモリにおける書込み回路では、
メモリセル用トランジスタと同一導電型の絶縁ゲート型
電解効果トランジスタのソースを選択されたメモリセル
に接続し、そのドレインを書込み用電源VPPに接続し、
ゲートに書込み信号を供給して書込み電流を選択れたメ
モリセルに供給していた。書込み信号は書込み情報に対
応して、書込み用電源電圧レベルまたは接地電位レベル
になる。以上説明した従来の書込み回路の回路図を第３
図に示し、より詳細に説明する。
メモリセル用トランジスタと同一導電型の絶縁ゲート型
電解効果トランジスタのソースを選択されたメモリセル
に接続し、そのドレインを書込み用電源VPPに接続し、
ゲートに書込み信号を供給して書込み電流を選択れたメ
モリセルに供給していた。書込み信号は書込み情報に対
応して、書込み用電源電圧レベルまたは接地電位レベル
になる。以上説明した従来の書込み回路の回路図を第３
図に示し、より詳細に説明する。
メモリセルMCは浮遊ゲート１−４を有するＮチャンネル
型のトランジスタQ1で構成され、このセルが選択される
とQ1と同一導電型であるＮチャンネル型のトランジスタ
Q2が接続される。書込み信号ＷはトランジスタQ2のゲー
ト２−３に供給され、ドレイン２−２は書込み電圧（V
PP）供給端子３に接続されている。書込み信号Ｗは書込
むべきデータに対応し、そのデータが“1"の時は例えば
書込み電圧VPPと同じレベルをとり、“0"のときはVVを
とる。メモリセル用トランジスタQ1のソース１−１は接
地され、制御ゲート１−３にはデコーダーが選択信号Ｘ
が供給される。トランジスタQ1のドレイン１−２はトラ
ンジスタQ2のソース２−１と接続され、この接続点をａ
とする。トランジスタQ1,Q2基板電位は接地電位に接続
される。
型のトランジスタQ1で構成され、このセルが選択される
とQ1と同一導電型であるＮチャンネル型のトランジスタ
Q2が接続される。書込み信号ＷはトランジスタQ2のゲー
ト２−３に供給され、ドレイン２−２は書込み電圧（V
PP）供給端子３に接続されている。書込み信号Ｗは書込
むべきデータに対応し、そのデータが“1"の時は例えば
書込み電圧VPPと同じレベルをとり、“0"のときはVVを
とる。メモリセル用トランジスタQ1のソース１−１は接
地され、制御ゲート１−３にはデコーダーが選択信号Ｘ
が供給される。トランジスタQ1のドレイン１−２はトラ
ンジスタQ2のソース２−１と接続され、この接続点をａ
とする。トランジスタQ1,Q2基板電位は接地電位に接続
される。
書込みは次のように行われる。端子３の書込み電圧VPP
は21Vに設定され、書込み信号ＷがVPPレベルになりトラ
ンジスタQ2導通させる。接続点ａの電圧Vaはこの結果高
電圧になる。一方、デコーダからの選択信号ＸもVPPレ
ベルをとっている。このようにメモリセルトランジスタ
Q1のドレイン１−２と制御ゲート１−３を高電圧にする
ことにより、浮遊ゲート１−４に電子が注入され、この
結果浮遊ゲート１−４は“負”に帯電する。メモリセル
トランジスタQ1の浮遊ゲート１−４に電子を注入して浮
遊ゲート１−４を負電位にし、トランジスタQ1のしきい
値電圧を高くすることを書込みという。
は21Vに設定され、書込み信号ＷがVPPレベルになりトラ
ンジスタQ2導通させる。接続点ａの電圧Vaはこの結果高
電圧になる。一方、デコーダからの選択信号ＸもVPPレ
ベルをとっている。このようにメモリセルトランジスタ
Q1のドレイン１−２と制御ゲート１−３を高電圧にする
ことにより、浮遊ゲート１−４に電子が注入され、この
結果浮遊ゲート１−４は“負”に帯電する。メモリセル
トランジスタQ1の浮遊ゲート１−４に電子を注入して浮
遊ゲート１−４を負電位にし、トランジスタQ1のしきい
値電圧を高くすることを書込みという。
この書込み時における電圧−電流特性を第４図に示す。
接続点ａの電圧Vaを横軸にし、トランジスタQ1およびQ2
に流れる電流I1を縦軸にしている。トランジスタQ2負荷
特性は線30で示され、メモリセルトランジスタQ1の書込
み前の電圧−電流特性は線10で示される。したがって、
接続点ａの電圧Vaを線30と10の交点として示される電圧
VW1以上にすることにより、トランジスタQ1には電流IW1
が流れ、浮遊ゲート１−４に電子が注入される。メモリ
セルトランジスタQ1が書込み状態になると、その電圧−
電流特性は線20に変化する。すなわち、浮遊ゲート１−
４が負電位であり、ドレイン１−２はVW1レベルの電圧
をとるため、ドレイン１−２の近傍に高電界が生じてチ
ャンネルブレークダウンを起こし、負性抵抗を示す。す
なわち、書込み後のメモリセルトランジスタQ1は電圧RV
で負性抵抗特性を示す。この結果、接続点ａの電圧はV
W2に低下し、電圧I1はIW2に増大する。電流値IW2はIW1
より非常に大きい。このときの電力（IW2×VPP）も書込
み電力となる。すなわち、従来の半導体メモリでは、書
込み消費電力が非常に大きいという欠点があった。
接続点ａの電圧Vaを横軸にし、トランジスタQ1およびQ2
に流れる電流I1を縦軸にしている。トランジスタQ2負荷
特性は線30で示され、メモリセルトランジスタQ1の書込
み前の電圧−電流特性は線10で示される。したがって、
接続点ａの電圧Vaを線30と10の交点として示される電圧
VW1以上にすることにより、トランジスタQ1には電流IW1
が流れ、浮遊ゲート１−４に電子が注入される。メモリ
セルトランジスタQ1が書込み状態になると、その電圧−
電流特性は線20に変化する。すなわち、浮遊ゲート１−
４が負電位であり、ドレイン１−２はVW1レベルの電圧
をとるため、ドレイン１−２の近傍に高電界が生じてチ
ャンネルブレークダウンを起こし、負性抵抗を示す。す
なわち、書込み後のメモリセルトランジスタQ1は電圧RV
で負性抵抗特性を示す。この結果、接続点ａの電圧はV
W2に低下し、電圧I1はIW2に増大する。電流値IW2はIW1
より非常に大きい。このときの電力（IW2×VPP）も書込
み電力となる。すなわち、従来の半導体メモリでは、書
込み消費電力が非常に大きいという欠点があった。
最近では、大容量・高密度化が進み、これによってメモ
リセルトランジスタの抵抗は小さくなっており、ますま
す書込み消費電力が増大している。従って、本発明の目
的は、書込み消費電力の低減さるべく改良された書込み
回路を有する半導体メモリ素子を提供することにある。
リセルトランジスタの抵抗は小さくなっており、ますま
す書込み消費電力が増大している。従って、本発明の目
的は、書込み消費電力の低減さるべく改良された書込み
回路を有する半導体メモリ素子を提供することにある。
〔問題点を解決するための手段〕 本発明による半導体メモリは、浮遊ゲートを有する一導
電型の電界効果トランジスタを夫々が含む複数のメモリ
セルと、アドレス情報に対応したメモリセルを選択する
手段と、選択されたメモリセルに逆導電型の電界効果ト
ランジスタを介して書き込み電流を供給する手段とを備
えている。
電型の電界効果トランジスタを夫々が含む複数のメモリ
セルと、アドレス情報に対応したメモリセルを選択する
手段と、選択されたメモリセルに逆導電型の電界効果ト
ランジスタを介して書き込み電流を供給する手段とを備
えている。
このように、本発明では、メモリセルトランジスタとは
逆導電型のトランジスタを介して書き込み電流をメモリ
セルに供給している。このような書込みトランジスタ
は、従来のように直線的な負荷特性（第２図の線30）を
示さず、定電流領域を有する負荷特性を示す。したがっ
て、メモリセルが書き込みによって負性抵抗特性を示し
ても、それに流れる電流は制限され、この結果、書込み
消費電力がかなり小さくなる。
逆導電型のトランジスタを介して書き込み電流をメモリ
セルに供給している。このような書込みトランジスタ
は、従来のように直線的な負荷特性（第２図の線30）を
示さず、定電流領域を有する負荷特性を示す。したがっ
て、メモリセルが書き込みによって負性抵抗特性を示し
ても、それに流れる電流は制限され、この結果、書込み
消費電力がかなり小さくなる。
本発明による半導体メモリでは、好ましくは、書込み電
位と読出し動作時でのメモリセルの選択電位との電位差
にほぼ等しい電圧を振幅レベルとして有する書込制御信
号で書込みトランジスタは駆動される。この構成によっ
て、書込みトランジスタの負荷特性における定電流領域
が広がる。
位と読出し動作時でのメモリセルの選択電位との電位差
にほぼ等しい電圧を振幅レベルとして有する書込制御信
号で書込みトランジスタは駆動される。この構成によっ
て、書込みトランジスタの負荷特性における定電流領域
が広がる。
次に本発明について図面を参照して説明する。第１図に
本発明の原理を示す。第３図と同一の構成部は同じ参照
記号で示してそれらの説明を省略する。本半導体メモリ
では、メモリセルトランジスタQ1と逆導電型、すなわち
Ｐチャンネル型のトランジスタQ3によって書込みが行な
われている。したがって、トランジスタQ3のソース３−
１は基板電極と共に書込み電源端子３に接続され、その
ドレイン３−２がメモリセルトランジスタQ1のドレイン
１−２に接続される。さらに、トランジスタQ3は、書込
み電位Vppと読出し動作時でのメモリセルの選択電位と
の電位差にほぼ等しい電圧を振幅レベルとして有する書
込み信号Ｗ′で駆動される。この目的のために、Ｐチャ
ンネルトランジスタQ5とＮチャンネルトランジスタQ4と
が端子３と４間に直列接続され、それらの接続点にトラ
ンジスタQ3のゲート３−３が接続されている。入力デー
タに応じた書込み制御信号WCがトランジスタQ4,Q5のゲ
ートに共通に供給されている。端子４には電位レベルV
CCをもつ電圧が供給され、この電位レベルVCCは読出し
動作時におけるメモリセルトランジスタの選択レベルと
実質的に等しい。
本発明の原理を示す。第３図と同一の構成部は同じ参照
記号で示してそれらの説明を省略する。本半導体メモリ
では、メモリセルトランジスタQ1と逆導電型、すなわち
Ｐチャンネル型のトランジスタQ3によって書込みが行な
われている。したがって、トランジスタQ3のソース３−
１は基板電極と共に書込み電源端子３に接続され、その
ドレイン３−２がメモリセルトランジスタQ1のドレイン
１−２に接続される。さらに、トランジスタQ3は、書込
み電位Vppと読出し動作時でのメモリセルの選択電位と
の電位差にほぼ等しい電圧を振幅レベルとして有する書
込み信号Ｗ′で駆動される。この目的のために、Ｐチャ
ンネルトランジスタQ5とＮチャンネルトランジスタQ4と
が端子３と４間に直列接続され、それらの接続点にトラ
ンジスタQ3のゲート３−３が接続されている。入力デー
タに応じた書込み制御信号WCがトランジスタQ4,Q5のゲ
ートに共通に供給されている。端子４には電位レベルV
CCをもつ電圧が供給され、この電位レベルVCCは読出し
動作時におけるメモリセルトランジスタの選択レベルと
実質的に等しい。
書込み電力はトランジスタQ3を介してメモリセルトラン
ジスタQ1に供給され書込みが行なわれるわけであるが、
その時の消費電力がかなり少なくなる。これを第２図の
特性図を用いて説明する。第２図で、横軸はトランジス
タQ1およびQ3の接続点ｂの電圧Vbであり、縦軸はトラン
ジスタQ1およびQ3に流れる電流I2を示す。メモリセルト
ランジスタQ1の書込み前および書込み後の電圧−電流特
性はそれぞれ線10および20で示されるように第４図のも
のと同一である。一方、トランジスタQ2はＰチャンネル
型であって、そのソース３−１は端子３にドレイン３−
２は接続点ｂにそれぞれ接続されている。したがって、
トランジスタQ3は、そのゲートーソース間電圧VGSがソ
ースードレイン間電圧VDSよりも絶対値において小さい
ときはほぼ一定のソースードレイン間電流となる定電流
特性を示し（すなわち、飽和動作）、VGSがVDSよりも絶
対値において大きいときは抵抗性特性を示す（すなわ
ち、３極管動作）。したがって、トランジスタQ3の負荷
特性は第２図で線40で示される。書込みにおいて、接続
点ｂは線40と10との交点の電圧VW3を取り、メモリセル
に流れる書込み電圧I2はIW3となる。ここで、本実施例
では、トランジスタQ3のゲート３−３の電位を接地レベ
ルではなくてVCCレベルにしているので、トランジスタQ
3の定電流特性領域が広がり、メモリセルトランジスタQ
1に書込みに必要な電流IW3が流れる。書込まれたメモリ
セルトランジスタQ1は前述のごとく負性抵抗を示し、こ
の結果、接続点ｂの電位Vbは第２図のようにVW3かVW4に
低下する。しかし、トランジスタQ3の定電流特性によ
り、トランジスタQ1およびQ3に流れる電流I2はほぼIW3
に維持される。したがって、第３図および第４図に関連
して説明したような書込み消費電力の増大は充分に抑え
られる。
ジスタQ1に供給され書込みが行なわれるわけであるが、
その時の消費電力がかなり少なくなる。これを第２図の
特性図を用いて説明する。第２図で、横軸はトランジス
タQ1およびQ3の接続点ｂの電圧Vbであり、縦軸はトラン
ジスタQ1およびQ3に流れる電流I2を示す。メモリセルト
ランジスタQ1の書込み前および書込み後の電圧−電流特
性はそれぞれ線10および20で示されるように第４図のも
のと同一である。一方、トランジスタQ2はＰチャンネル
型であって、そのソース３−１は端子３にドレイン３−
２は接続点ｂにそれぞれ接続されている。したがって、
トランジスタQ3は、そのゲートーソース間電圧VGSがソ
ースードレイン間電圧VDSよりも絶対値において小さい
ときはほぼ一定のソースードレイン間電流となる定電流
特性を示し（すなわち、飽和動作）、VGSがVDSよりも絶
対値において大きいときは抵抗性特性を示す（すなわ
ち、３極管動作）。したがって、トランジスタQ3の負荷
特性は第２図で線40で示される。書込みにおいて、接続
点ｂは線40と10との交点の電圧VW3を取り、メモリセル
に流れる書込み電圧I2はIW3となる。ここで、本実施例
では、トランジスタQ3のゲート３−３の電位を接地レベ
ルではなくてVCCレベルにしているので、トランジスタQ
3の定電流特性領域が広がり、メモリセルトランジスタQ
1に書込みに必要な電流IW3が流れる。書込まれたメモリ
セルトランジスタQ1は前述のごとく負性抵抗を示し、こ
の結果、接続点ｂの電位Vbは第２図のようにVW3かVW4に
低下する。しかし、トランジスタQ3の定電流特性によ
り、トランジスタQ1およびQ3に流れる電流I2はほぼIW3
に維持される。したがって、第３図および第４図に関連
して説明したような書込み消費電力の増大は充分に抑え
られる。
書込み制御信号WCはそのハイレベルがVPPでロウレベル
が0Vであり、書込信号Ｗ′はそのハイレベルがVPPでロ
ウレベルがVCCである。すなわち、トランジスタQ4およ
びQ5はレベル変換回路として動作する。
が0Vであり、書込信号Ｗ′はそのハイレベルがVPPでロ
ウレベルがVCCである。すなわち、トランジスタQ4およ
びQ5はレベル変換回路として動作する。
第５図に本発明の一実施例による半導体メモリを示す。
第３図と同じ構成部は同一の参照記号で示す。夫々浮遊
ゲートを有する複数のトランジスタQ11乃至QNMはメモリ
セルを構成し、行列に配置されてメモリセルアレイ62を
構成している。同じ行に配置されたメモリセルトランジ
スタのドレインはディジット線D1乃至DMの一つに共通に
接続され、同じ列に配置されたメモリセルトランジスタ
の制御ゲートはワード線W1乃至WNの一つに共通接続され
ている。各メモリセルトランジスタQ11乃至QNMのソース
は基準電位（本実施例では接地）に接続されている。各
デジット線D1乃至DMはスイッチングトランジスタQ201乃
至Q20Mを介して回路接続点Ｎにそれぞれ接続されてい
る。
第３図と同じ構成部は同一の参照記号で示す。夫々浮遊
ゲートを有する複数のトランジスタQ11乃至QNMはメモリ
セルを構成し、行列に配置されてメモリセルアレイ62を
構成している。同じ行に配置されたメモリセルトランジ
スタのドレインはディジット線D1乃至DMの一つに共通に
接続され、同じ列に配置されたメモリセルトランジスタ
の制御ゲートはワード線W1乃至WNの一つに共通接続され
ている。各メモリセルトランジスタQ11乃至QNMのソース
は基準電位（本実施例では接地）に接続されている。各
デジット線D1乃至DMはスイッチングトランジスタQ201乃
至Q20Mを介して回路接続点Ｎにそれぞれ接続されてい
る。
列アドレス信号RA0乃至RAiは列アドレス端子61−０乃至
61−ｉをそれぞれ介して列アドレスデコーダ63に供給さ
れ、行アドレス信号CA0乃至CAjは行アドレス端子60−０
乃至60−ｊをそれぞれ介して行アドレスデコーダ64に供
給される。列アドレスデコーダ63は列選択信号X1乃至XN
の一つを選択レベルにする。一つのワード線Ｗがこれに
よって付勢される。行アドレスデコーダ64は行選択信号
Y1乃至YMの一つを選択レベルにする。この結果、トラン
ジスタQ201乃至Q20Mの対応するものが導通し、一つのデ
ィジット線D1が付勢される。かくして、列および行アド
レス信号RAおよびCAに対応するメモリセルトランジスタ
が選択される。
61−ｉをそれぞれ介して列アドレスデコーダ63に供給さ
れ、行アドレス信号CA0乃至CAjは行アドレス端子60−０
乃至60−ｊをそれぞれ介して行アドレスデコーダ64に供
給される。列アドレスデコーダ63は列選択信号X1乃至XN
の一つを選択レベルにする。一つのワード線Ｗがこれに
よって付勢される。行アドレスデコーダ64は行選択信号
Y1乃至YMの一つを選択レベルにする。この結果、トラン
ジスタQ201乃至Q20Mの対応するものが導通し、一つのデ
ィジット線D1が付勢される。かくして、列および行アド
レス信号RAおよびCAに対応するメモリセルトランジスタ
が選択される。
回路接続点Ｎと端子３との間に本発明に従って設れられ
たトランジスタQ3が接続され、これはメモリセルトラン
ジスタとは逆の導電型（本実施例では、Ｐチャンネル）
である。トランジスタQ3は端子３−４間に直設接続され
たランジスタQ4,Q5によって駆動され、これらトランジ
スタQ4,Q5への書込み制御信号WCは書込み信号発生回路6
6が発生する。回路66は、第６図に示すように、書込み
許可信号WEをインバータ661で反転しＮチャンネルトラ
ンジスタQ661を介してＰチャンネルトランジスタQ662お
よびＮチャンネルトランジスタQ664のゲートに供給す
る。トランジスタQ663,Q664は端子３−接地間に直列接
続され、それらの接続点から信号WCが発生されると共
に、ＰチャンネルトランジスタQ662のゲートに信号WCを
帰還している。したてって、書込み信号発生回路66は書
込み許可信号WEのレベルに応じて書込み制御信号WCのレ
ベルを決定し、信号WCはWPP又はGNDのレベルをとる。こ
の信号はトランジスタQ5およびQ4によってVPP又はVCCの
レベルをとる書込み信号Ｗ′に変換される。
たトランジスタQ3が接続され、これはメモリセルトラン
ジスタとは逆の導電型（本実施例では、Ｐチャンネル）
である。トランジスタQ3は端子３−４間に直設接続され
たランジスタQ4,Q5によって駆動され、これらトランジ
スタQ4,Q5への書込み制御信号WCは書込み信号発生回路6
6が発生する。回路66は、第６図に示すように、書込み
許可信号WEをインバータ661で反転しＮチャンネルトラ
ンジスタQ661を介してＰチャンネルトランジスタQ662お
よびＮチャンネルトランジスタQ664のゲートに供給す
る。トランジスタQ663,Q664は端子３−接地間に直列接
続され、それらの接続点から信号WCが発生されると共
に、ＰチャンネルトランジスタQ662のゲートに信号WCを
帰還している。したてって、書込み信号発生回路66は書
込み許可信号WEのレベルに応じて書込み制御信号WCのレ
ベルを決定し、信号WCはWPP又はGNDのレベルをとる。こ
の信号はトランジスタQ5およびQ4によってVPP又はVCCの
レベルをとる書込み信号Ｗ′に変換される。
書込み許可信号WEは書込み制御回路65によって発生され
る。この回路65は、端子50に供給されるプログラミング
制御信号PCのレベルに応じて書込み動作又は読出し動作
を実行する。
る。この回路65は、端子50に供給されるプログラミング
制御信号PCのレベルに応じて書込み動作又は読出し動作
を実行する。
書込み動作時には、端子３にはVPPレベルが供給され端
子50にハイレベルのプログラミング信号PCが供給され
る。この結果、書込み制御回路65は端子69に供給される
入力データに応じて信号WEのレベルを決める。回路65は
さらに読出し回路67に対し同回路67を非活性化するため
のレベルをもった信号REを発生する。入力データにもと
づく信号WEがハイレベルのとき、トランジスタQ3のゲー
トにはVCCレベルが供給されて導通する。一方、列およ
び行アドレス信号RAおよびCAに応じて列および行アドレ
スデコーダ63および64はそれぞれ一つの列および行選択
信号ＸおよびＹを選択レベルにする。この選択レベルは
書込み動作においてはVPPレベルをとる。かくして、選
択されたメモリセルトランジスタにトランジスタQ3を介
してプログラミング電圧および電流が供給され書込みが
行われる。書込み消費電力は第１図および第２図で説明
したようにかなり小さい。
子50にハイレベルのプログラミング信号PCが供給され
る。この結果、書込み制御回路65は端子69に供給される
入力データに応じて信号WEのレベルを決める。回路65は
さらに読出し回路67に対し同回路67を非活性化するため
のレベルをもった信号REを発生する。入力データにもと
づく信号WEがハイレベルのとき、トランジスタQ3のゲー
トにはVCCレベルが供給されて導通する。一方、列およ
び行アドレス信号RAおよびCAに応じて列および行アドレ
スデコーダ63および64はそれぞれ一つの列および行選択
信号ＸおよびＹを選択レベルにする。この選択レベルは
書込み動作においてはVPPレベルをとる。かくして、選
択されたメモリセルトランジスタにトランジスタQ3を介
してプログラミング電圧および電流が供給され書込みが
行われる。書込み消費電力は第１図および第２図で説明
したようにかなり小さい。
読み出し動作においては、端子３は端子４に接続されて
VCCレベルを受け、ロウレベルの信号PCが端子50に供給
される。書込み制御回路65は、これに応答して、信号WE
をトランジスタQ3が非導通を保持するようなレベルと
し、読出し回路67に読出し許可信号REを発生する。列お
よび行アドレスデコーダ63および64はアドレス信号RA,C
Aに応答してそれぞれ一つの列および行選択信号X,Yは選
択レベルとする。このときの選択レベルは端子３にVCC
レベルが供給されているのでほぼVCCレベルをとる。か
くして、一つのメモリセルが選択されるわけであるが、
このセルに書込みが行なわれているときは、その閾値が
信号Ｘの選択レベルよりも高くなっており、メモリセル
トランジスタは非導通となる。一方、未書込みのセルが
選択されると、同セルは導通し、回路接続点Ｎの電位を
下げる。接続点Ｎの電位がセルデータとして読出し回路
67に供給される。
VCCレベルを受け、ロウレベルの信号PCが端子50に供給
される。書込み制御回路65は、これに応答して、信号WE
をトランジスタQ3が非導通を保持するようなレベルと
し、読出し回路67に読出し許可信号REを発生する。列お
よび行アドレスデコーダ63および64はアドレス信号RA,C
Aに応答してそれぞれ一つの列および行選択信号X,Yは選
択レベルとする。このときの選択レベルは端子３にVCC
レベルが供給されているのでほぼVCCレベルをとる。か
くして、一つのメモリセルが選択されるわけであるが、
このセルに書込みが行なわれているときは、その閾値が
信号Ｘの選択レベルよりも高くなっており、メモリセル
トランジスタは非導通となる。一方、未書込みのセルが
選択されると、同セルは導通し、回路接続点Ｎの電位を
下げる。接続点Ｎの電位がセルデータとして読出し回路
67に供給される。
第７図に示すように、読出し回路67は作動型式に接続さ
れたＮチャンネルトランジスタQ673,Q674を有する。ト
ランジスタQ673のゲートはＮチャンネルトランジスタQ
671を介して接続点Ｎに接続され、Q674のゲートには基
準電圧VREFが供給されている。トランジスタQ673,Q674
のソース共通点に定電源としてのＮチャンネルトランジ
スタQ675が接続されている。Ｐチャンネルトランジスタ
Q676,Q677はカレントミラー負荷を構成し、Q677とQ674
の接続点からデータ出力回路68（第５図）への読出しデ
ータDOが得られる。トランジスタQ671およびQ675のゲー
トに読出し許可信号REが供給されている。信号REは書込
み動作時にロウレベルとなって読み出し回路67を非活性
化し、読出し時にはハイレベルをとってトランジスタQ
671およびQ675を導通させ、回路67を活性化させる。選
択されたメモリセルが書込み状態にあるとき、回路点Ｎ
は接地から切り離される。ところが、Ｐチャンネルトラ
ンジスタQ672があるため、トランジスタQ673のゲートに
は高電圧が印加される。選択されたセルが未書込みのと
きは、回路点Ｎの電位、したがってトランジスタQ673の
ゲート電位は、トランジスタQ672とスイッチングトラン
ジスタQ20h（ｈ＝１乃至Ｍ）およびセルとの抵抗分圧電
圧となる。トランジスタQ674への基準電圧VREFは前述の
高電圧と抵抗分圧電圧との中間電圧に選ばれている。こ
の結果、読み出しデータDOのレベルは選択されたメモリ
セルの書込みおよび未書込みに対応したものとなる。
れたＮチャンネルトランジスタQ673,Q674を有する。ト
ランジスタQ673のゲートはＮチャンネルトランジスタQ
671を介して接続点Ｎに接続され、Q674のゲートには基
準電圧VREFが供給されている。トランジスタQ673,Q674
のソース共通点に定電源としてのＮチャンネルトランジ
スタQ675が接続されている。Ｐチャンネルトランジスタ
Q676,Q677はカレントミラー負荷を構成し、Q677とQ674
の接続点からデータ出力回路68（第５図）への読出しデ
ータDOが得られる。トランジスタQ671およびQ675のゲー
トに読出し許可信号REが供給されている。信号REは書込
み動作時にロウレベルとなって読み出し回路67を非活性
化し、読出し時にはハイレベルをとってトランジスタQ
671およびQ675を導通させ、回路67を活性化させる。選
択されたメモリセルが書込み状態にあるとき、回路点Ｎ
は接地から切り離される。ところが、Ｐチャンネルトラ
ンジスタQ672があるため、トランジスタQ673のゲートに
は高電圧が印加される。選択されたセルが未書込みのと
きは、回路点Ｎの電位、したがってトランジスタQ673の
ゲート電位は、トランジスタQ672とスイッチングトラン
ジスタQ20h（ｈ＝１乃至Ｍ）およびセルとの抵抗分圧電
圧となる。トランジスタQ674への基準電圧VREFは前述の
高電圧と抵抗分圧電圧との中間電圧に選ばれている。こ
の結果、読み出しデータDOのレベルは選択されたメモリ
セルの書込みおよび未書込みに対応したものとなる。
第５図に戻って、読出しデータDOはデータ出力回路68に
供給され、端子69から出力データDOUTが得られる。端子
69はかくしてデータ入出力端子となる。
供給され、端子69から出力データDOUTが得られる。端子
69はかくしてデータ入出力端子となる。
以上説明したように本発明は、書込み切換トランジスタ
の役割をするトランジスタにメモリ素子と逆導電型のト
ランジスタを用いることにより、書込後の書込み電流を
定電流値に制限することが可能になり、書込み消費電力
が低減されるという効果がある。この効果は、該トラン
ジスタの駆動信号の振幅レベルを本発明のように制御す
ることにより一層顕著となる。また、プラグラミング電
力供給用のトランジスタを前述のようにすることによ
り、メモリセルにプログラミング電圧をほぼそのまま供
給することができ、安定な書込みを実現できるという効
果が付加される。
の役割をするトランジスタにメモリ素子と逆導電型のト
ランジスタを用いることにより、書込後の書込み電流を
定電流値に制限することが可能になり、書込み消費電力
が低減されるという効果がある。この効果は、該トラン
ジスタの駆動信号の振幅レベルを本発明のように制御す
ることにより一層顕著となる。また、プラグラミング電
力供給用のトランジスタを前述のようにすることによ
り、メモリセルにプログラミング電圧をほぼそのまま供
給することができ、安定な書込みを実現できるという効
果が付加される。
なお、本発明は多ビット出力（入力）構成でもよい。
第１図は本発明の原理を示す回路図、第２図はその特性
図、第３図は一従来例を示す回路図、第４図はその特性
図、第５図は本発明の一実施例を示す図、第６図は第５
図における書込み信号発生回路の回路図、第７図は第５
図における読出し回路の回路図である。
図、第３図は一従来例を示す回路図、第４図はその特性
図、第５図は本発明の一実施例を示す図、第６図は第５
図における書込み信号発生回路の回路図、第７図は第５
図における読出し回路の回路図である。
Claims (1)
- 【請求項１】浮遊ゲートを有する一導電型の電界効果ト
ランジスタを夫々が含む複数のメモリセルと、アドレス
情報に対応したメモリセルを選択する手段と、前記選択
されたメモリセルの一導電型の電界効果トランジスタの
ドレインと書込み電圧用端子間に設けられ制御端子に印
加される書込み信号に応じて導通が制御される逆導電型
の電界効果トランジスタからなる切換え用トランジスタ
と、書込みデータに応じた電圧レベルを持つ書込み制御
信号を入力とし書込み電位と読み出し動作時でのメモリ
セルの選択電位との電位差にほぼ等しい電圧を振幅レベ
ルとする前記書込み信号を発生するレベル変換回路とを
有することを特徴とする半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8275685 | 1985-04-18 | ||
| JP60-82756 | 1985-04-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231097A JPS6231097A (ja) | 1987-02-10 |
| JPH0770230B2 true JPH0770230B2 (ja) | 1995-07-31 |
Family
ID=13783281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9075886A Expired - Fee Related JPH0770230B2 (ja) | 1985-04-18 | 1986-04-18 | 半導体メモリ |
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| US (1) | US4761764A (ja) |
| EP (1) | EP0199305B1 (ja) |
| JP (1) | JPH0770230B2 (ja) |
| DE (1) | DE3684351D1 (ja) |
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| JPH0754636B2 (ja) * | 1987-07-30 | 1995-06-07 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
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| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
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| US7535765B2 (en) | 2004-12-09 | 2009-05-19 | Saifun Semiconductors Ltd. | Non-volatile memory device and method for reading cells |
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- 1986-04-18 JP JP9075886A patent/JPH0770230B2/ja not_active Expired - Fee Related
- 1986-04-18 EP EP86105377A patent/EP0199305B1/en not_active Expired - Lifetime
- 1986-04-18 US US06/853,509 patent/US4761764A/en not_active Expired - Lifetime
- 1986-04-18 DE DE8686105377T patent/DE3684351D1/de not_active Expired - Lifetime
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| EP0199305B1 (en) | 1992-03-18 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |