JPS5938674B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5938674B2 JPS5938674B2 JP51144659A JP14465976A JPS5938674B2 JP S5938674 B2 JPS5938674 B2 JP S5938674B2 JP 51144659 A JP51144659 A JP 51144659A JP 14465976 A JP14465976 A JP 14465976A JP S5938674 B2 JPS5938674 B2 JP S5938674B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- transistor
- data line
- sense amplifier
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置に係わり、特にリードオンリメモリに
関する。
関する。
メモリセルがｍ行ｘｎ行の行列状に配列されるＭＯＳＲ
ＯＭは周知である。
ＯＭは周知である。
このＲＯＭにおいては一本のデータ線にｎ個のメモリセ
ルが接続さ私利アドレスデコーダにより、そのうちの一
個のセルが選択される。一方、行アドレスデコーダによ
り、ｍ本のデータ線のうちの一本が選択され、出力回路
に接続される。選択されたメモリセルがデータ線の電荷
を放電できるか否かで２進情報が貯えられる。データ線
の電位をセンス増幅器が感知することにより情報の読出
しが行われる。従来のＲＯＭにおいてはデータ線の電位
はメモリセルの貯蔵内容により電源電圧と接地電位との
間を一杯に振れる。前述した如く、データ線にはｎ個の
メモリセルが接続しているためにデータ線の寄生容量は
比較的大きい。この比較的大きい、データ線の寄生容量
を電源電圧、接地電位間一杯に充電放電することは高速
読出しという点から不利である。本発明はデータ線の電
位振幅を可能な限り小さくし、高速・かつ安定に読出し
を行えるＲＯＭのセンス増幅器を提供するにある。以下
、図面を参照して本発明を一実施例により詳細に説明す
る。
ルが接続さ私利アドレスデコーダにより、そのうちの一
個のセルが選択される。一方、行アドレスデコーダによ
り、ｍ本のデータ線のうちの一本が選択され、出力回路
に接続される。選択されたメモリセルがデータ線の電荷
を放電できるか否かで２進情報が貯えられる。データ線
の電位をセンス増幅器が感知することにより情報の読出
しが行われる。従来のＲＯＭにおいてはデータ線の電位
はメモリセルの貯蔵内容により電源電圧と接地電位との
間を一杯に振れる。前述した如く、データ線にはｎ個の
メモリセルが接続しているためにデータ線の寄生容量は
比較的大きい。この比較的大きい、データ線の寄生容量
を電源電圧、接地電位間一杯に充電放電することは高速
読出しという点から不利である。本発明はデータ線の電
位振幅を可能な限り小さくし、高速・かつ安定に読出し
を行えるＲＯＭのセンス増幅器を提供するにある。以下
、図面を参照して本発明を一実施例により詳細に説明す
る。
デイプレツシヨン型トランジスタを負荷素子とするｎチ
ャネルＥ／Ｄ構成を例に説明するが、本発明はｐチャネ
ル型、Ｅ／Ｅ構成にも当然のことながら適用できる。第
１図に実施例として、２行２列のメモリセルと、センス
増幅器を示す。
ャネルＥ／Ｄ構成を例に説明するが、本発明はｐチャネ
ル型、Ｅ／Ｅ構成にも当然のことながら適用できる。第
１図に実施例として、２行２列のメモリセルと、センス
増幅器を示す。
１１、１２、２１、２２はメモリセル、５１、５２は列
選択線、６１、６２は行選択線、Ｔｉ、？２はデータ線
である。
選択線、６１、６２は行選択線、Ｔｉ、？２はデータ線
である。
１０１は電源（例えば５Ｖ）、１０２は接地である。
８１はセンス増幅器の入力で、行選択トランジスタ３１
、３２を介してデータ線に接続する。
、３２を介してデータ線に接続する。
８２はセンス増幅器の出力で出力バッファ回路（図示し
ていない）の入力となる。
ていない）の入力となる。
４１、４２、４３がセンス増幅器を構成するトランジス
タである。
タである。
４３は図にはデプブレツシヨン型トランジスタとして示
してあるが、これはエンハンメント型トランジスタでも
あるいは線型な抵抗素子でももちろんよい。
してあるが、これはエンハンメント型トランジスタでも
あるいは線型な抵抗素子でももちろんよい。
第１図により動作を説明する。列選択線５１、５２のい
ずれか一方が゛１’’になり、メモリセル１１、１２、
または２１２２がデータ線に電気的に接続される。つい
で行選択線６１、６２のいずれか一方が゛１”となりト
ランジスタ３１、３２のいずれか一方が導通し、データ
線７１，７２のいずれか一方がセンス増幅器の入力８１
に接続される。この時、選択されたメモリセルの状態に
従いデータ線及びセンスアンプの入力は、高電位あるい
は低電位となる。このデータ線、センスアンプ入力の高
電位、低電位の差（振幅）を小さく―高速動作を可能な
らしめるのが本発明の一つの目的である。トランジスタ
４１のしいき値電圧をＶＴｌ、トランジスタ４２のしき
い値電圧をＴ２、それ以外のエンハンスメント型トラン
ジスタ（例えば３１，３２）のしきい値電圧をＴＯとす
るとなる関係が成立するようにそれぞれのしきい値電圧
を設定する。
ずれか一方が゛１’’になり、メモリセル１１、１２、
または２１２２がデータ線に電気的に接続される。つい
で行選択線６１、６２のいずれか一方が゛１”となりト
ランジスタ３１、３２のいずれか一方が導通し、データ
線７１，７２のいずれか一方がセンス増幅器の入力８１
に接続される。この時、選択されたメモリセルの状態に
従いデータ線及びセンスアンプの入力は、高電位あるい
は低電位となる。このデータ線、センスアンプ入力の高
電位、低電位の差（振幅）を小さく―高速動作を可能な
らしめるのが本発明の一つの目的である。トランジスタ
４１のしいき値電圧をＶＴｌ、トランジスタ４２のしき
い値電圧をＴ２、それ以外のエンハンスメント型トラン
ジスタ（例えば３１，３２）のしきい値電圧をＴＯとす
るとなる関係が成立するようにそれぞれのしきい値電圧
を設定する。
一例としてＴＯ＝０．８Ｖ，ＶＴ，一３．０Ｖ，ＶＴ２
＝３．５である。９１は後で示すように１０１と同電位
でなくともよいが、ここでは簡単のため９１も１０１と
同じ電源電圧ＶＤＤとする。
＝３．５である。９１は後で示すように１０１と同電位
でなくともよいが、ここでは簡単のため９１も１０１と
同じ電源電圧ＶＤＤとする。
今８１が高置位にあり、次に、選択されたメモリセルの
状態にしたがつて低電位に変化する場合を考える。８１
が高電位にある時の８１の電位はＶＤＤ−ＶＴ，，８２
の電位はＶＤＤである。
状態にしたがつて低電位に変化する場合を考える。８１
が高電位にある時の８１の電位はＶＤＤ−ＶＴ，，８２
の電位はＶＤＤである。
８１が低電位に変化し始めるとまずトランジスタ４１が
導通し、８２も低電位に変化を始める。
導通し、８２も低電位に変化を始める。
この時はトランジスタ４２は非導通で８１およびデータ
線の負荷素子として作用しないから８１，８２の低電位
への移行は高速に行われる。８１の電位がＶＤＤ−Ｔ２
まで下がるとトランジスタ４２が導通する。
線の負荷素子として作用しないから８１，８２の低電位
への移行は高速に行われる。８１の電位がＶＤＤ−Ｔ２
まで下がるとトランジスタ４２が導通する。
トランジスタ４２は８１の低電位が下がり過ぎないよう
低電圧をクランプする効果を持つ。次に８１が低電位か
ら高電位に変化するときは、まず、トランジスタ４１，
４２は導通しており、トランジスタ４２，４３が８１デ
ータ線の負荷素子として作用し、８１の電位がＶＤＤ一
ＶＴ２になるとトランジスタ４２力琲導通となりＶ。Ｄ
−ＶＴ，となるとトランジスタ４１が非導通し、トラン
ジスタ４３が８２のみをＶＤＤまで充電する。以上見て
きたように、トランジスタ４１，４２のしきい値電圧を
制御することにより、センス増幅器の入力８１およびデ
ータ線の振巾をＶＤＤ−ＶＴ，〜トランジスタ４２でク
ランプされる低電位間と小さくし、かつ高速で動作させ
る一方、センス増幅器の出力８２の振幅ＤＯ〜低電位と
大きくとることにより安定に出力バツフアに伝達できる
。前述したようにデータ線および８１の寄生容量は大き
くこの容量の充放電の振幅を小さく押えることは高速動
作に極めて有効である。本発明の要点はトランジスタ４
１，４２のゲート電圧Ｖ。としきい値電圧ＶＴの差ＶＧ
−ＶＴを小さくするところにあり、第１図の９１を１０
１より低い電位にし、例えばＶＴ，をＶＴＯと等しくし
て↓υ↓晶−― としても全く同様な効果を得ることができる。
低電圧をクランプする効果を持つ。次に８１が低電位か
ら高電位に変化するときは、まず、トランジスタ４１，
４２は導通しており、トランジスタ４２，４３が８１デ
ータ線の負荷素子として作用し、８１の電位がＶＤＤ一
ＶＴ２になるとトランジスタ４２力琲導通となりＶ。Ｄ
−ＶＴ，となるとトランジスタ４１が非導通し、トラン
ジスタ４３が８２のみをＶＤＤまで充電する。以上見て
きたように、トランジスタ４１，４２のしきい値電圧を
制御することにより、センス増幅器の入力８１およびデ
ータ線の振巾をＶＤＤ−ＶＴ，〜トランジスタ４２でク
ランプされる低電位間と小さくし、かつ高速で動作させ
る一方、センス増幅器の出力８２の振幅ＤＯ〜低電位と
大きくとることにより安定に出力バツフアに伝達できる
。前述したようにデータ線および８１の寄生容量は大き
くこの容量の充放電の振幅を小さく押えることは高速動
作に極めて有効である。本発明の要点はトランジスタ４
１，４２のゲート電圧Ｖ。としきい値電圧ＶＴの差ＶＧ
−ＶＴを小さくするところにあり、第１図の９１を１０
１より低い電位にし、例えばＶＴ，をＶＴＯと等しくし
て↓υ↓晶−― としても全く同様な効果を得ることができる。
全く同じ意味から、トランジスタ４１，４２のしきい値
電圧を異らせることなく、第２図の如くトランジスタ４
１，４２のゲート電圧ＶＧ４ｌ，Ｇ４２をなる関係を成
立させることにより、同様の効果が得られる。
電圧を異らせることなく、第２図の如くトランジスタ４
１，４２のゲート電圧ＶＧ４ｌ，Ｇ４２をなる関係を成
立させることにより、同様の効果が得られる。
第１図は本発明の一実施例を説明するための回路図、第
２図は他の実施例を説明するための回路図である。
２図は他の実施例を説明するための回路図である。
Claims (1)
- １ 単一の半導体基板上に行列状に配列された複数のメ
モリセルと、これらのメモリセルに結合されるセンス増
幅器とを含む記憶装置において、前記センス増幅器は入
力節点と出力節点と、前記入力節点と出力節点との間に
結合される第一トランジスタと、前記入力節点に結合さ
れる第一負荷トランジスタと、前記出力節点に結合され
る第二負荷トランジスタとを備え、第一トランジスタの
しきい値電圧に比べ、第一負荷トランジスタのしきい値
電圧を高く設定したことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51144659A JPS5938674B2 (ja) | 1976-12-03 | 1976-12-03 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51144659A JPS5938674B2 (ja) | 1976-12-03 | 1976-12-03 | 記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049175A Division JPS6023437B2 (ja) | 1984-03-16 | 1984-03-16 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5369551A JPS5369551A (en) | 1978-06-21 |
| JPS5938674B2 true JPS5938674B2 (ja) | 1984-09-18 |
Family
ID=15367224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51144659A Expired JPS5938674B2 (ja) | 1976-12-03 | 1976-12-03 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938674B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833638B2 (ja) * | 1979-09-21 | 1983-07-21 | 株式会社日立製作所 | メモリ装置 |
| JPS5648723A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Sense amplifying circuit |
| JPS5864699A (ja) * | 1981-10-13 | 1983-04-18 | Nec Corp | 半導体記憶回路装置 |
| JPS6218899U (ja) * | 1986-07-10 | 1987-02-04 |
-
1976
- 1976-12-03 JP JP51144659A patent/JPS5938674B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5369551A (en) | 1978-06-21 |
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