JPS61196498A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61196498A JPS61196498A JP60039601A JP3960185A JPS61196498A JP S61196498 A JPS61196498 A JP S61196498A JP 60039601 A JP60039601 A JP 60039601A JP 3960185 A JP3960185 A JP 3960185A JP S61196498 A JPS61196498 A JP S61196498A
- Authority
- JP
- Japan
- Prior art keywords
- pulse signal
- circuit
- field effect
- signal
- load element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶装置に関し、特に、内部同期型ス
タティックＲＡＭのような半導体記憶装置の改良に関す
る。
タティックＲＡＭのような半導体記憶装置の改良に関す
る。
［従来の技術］
第２図は従来の半導体記憶装置の一例としての内部同期
型スタティックＲＡＭの構成を示すブロック図である。
型スタティックＲＡＭの構成を示すブロック図である。
まず、第２図を参照して従来の半導体記憶装置について
説明する。アドレス信号Ａ、ないしＡＭは入力バッフ７
１１ないし１Ｎに与えられる。また、チップセレクト入
力信号ｃｓｅｘｔはＣＳバッファ２に入力され、このＣ
Ｓバッファ２からはチップセレクト信号Ｃ８が前述の入
力バッファ１１ないし１Ｎに共通的に入力される。
説明する。アドレス信号Ａ、ないしＡＭは入力バッフ７
１１ないし１Ｎに与えられる。また、チップセレクト入
力信号ｃｓｅｘｔはＣＳバッファ２に入力され、このＣ
Ｓバッファ２からはチップセレクト信号Ｃ８が前述の入
力バッファ１１ないし１Ｎに共通的に入力される。
入力バッファ１１ないし１Ｎはそれぞれアドレス信号と
チップセレクト信号Ｃ８を受けるＮＯＲ回路を構成する
。入力バッフ７１１ないし１Ｎのそれぞれの出力はアト
レストランディジョンディテクタ（以下、Ａ丁りと称す
る）回路３１ないし３Ｎに与えられる。このＡＴＯ回路
３１ないし３Ｎはアドレス信号Ａ、ないしＡＭにおける
レベルの変化に応じてワンショットのパルス信号を発生
するものである。ＡＴＤ回路３１ないし３Ｎからそれぞ
れ出力されたワンショットのパルス信号はＮＯＲ回路４
に与えられる。
チップセレクト信号Ｃ８を受けるＮＯＲ回路を構成する
。入力バッフ７１１ないし１Ｎのそれぞれの出力はアト
レストランディジョンディテクタ（以下、Ａ丁りと称す
る）回路３１ないし３Ｎに与えられる。このＡＴＯ回路
３１ないし３Ｎはアドレス信号Ａ、ないしＡＭにおける
レベルの変化に応じてワンショットのパルス信号を発生
するものである。ＡＴＤ回路３１ないし３Ｎからそれぞ
れ出力されたワンショットのパルス信号はＮＯＲ回路４
に与えられる。
ＮＯＲ回路４はＭ ＯＳ型電界効果トランジスタ４１な
いし４Ｎと負荷素子４０とから構成される。
いし４Ｎと負荷素子４０とから構成される。
すなわち、ＭＯＳ型電界効果トランジスタ４１ないし４
Ｎはそれぞれのゲート入力がＡＴＤ回路３１ないし３Ｎ
の出力に接続され、各ソースは接地電位に接続され、各
ドレインは共通接続されてインバータ５の入力に接続さ
れる。インバータ５の入力と電源電位ｖＣＣとの間には
負荷素子４０が接続される。この負荷素子４０はたとえ
ばＭＯＳ型電界効果トランジスタと抵抗との直列回路か
ら構成される。インバータ５はｎチャネルＭＯＳ型電界
効果トランジスタを用いてＥ−Ｅ構成あるいはＥ−Ｄ構
成したものあるいは０ＭＯＳ型のものによって構成され
ている。
Ｎはそれぞれのゲート入力がＡＴＤ回路３１ないし３Ｎ
の出力に接続され、各ソースは接地電位に接続され、各
ドレインは共通接続されてインバータ５の入力に接続さ
れる。インバータ５の入力と電源電位ｖＣＣとの間には
負荷素子４０が接続される。この負荷素子４０はたとえ
ばＭＯＳ型電界効果トランジスタと抵抗との直列回路か
ら構成される。インバータ５はｎチャネルＭＯＳ型電界
効果トランジスタを用いてＥ−Ｅ構成あるいはＥ−Ｄ構
成したものあるいは０ＭＯＳ型のものによって構成され
ている。
第３図は第２図に示した従来の半導体記憶装置の動作タ
イミング図である。次に、第２図および第３図を参照し
て、従来の半導体記憶装置の動作について説明する。ま
ず、第３図（、ｂ）に示すように、チップセレクト入力
信号ＣＳ ｅｘｔが０−レベルになると、チップが能動
化される。そして、第３図（ａ ）に示すように、アド
レス信号Ａ１ないしＡＨのうちのいずれかのレベルが変
化すると、入力バッファ１１ないし１Ｎのうちレベルの
変化したアドレス信号に対応するものの出力が変化する
。そして、ＡＴＤ回路３１ないし３Ｎのうち出力の変化
した入カバソファに対応するものが第３図（Ｃ）に示す
ようなワンショットのパルス信号ＡＴＤｉを発生する。
イミング図である。次に、第２図および第３図を参照し
て、従来の半導体記憶装置の動作について説明する。ま
ず、第３図（、ｂ）に示すように、チップセレクト入力
信号ＣＳ ｅｘｔが０−レベルになると、チップが能動
化される。そして、第３図（ａ ）に示すように、アド
レス信号Ａ１ないしＡＨのうちのいずれかのレベルが変
化すると、入力バッファ１１ないし１Ｎのうちレベルの
変化したアドレス信号に対応するものの出力が変化する
。そして、ＡＴＤ回路３１ないし３Ｎのうち出力の変化
した入カバソファに対応するものが第３図（Ｃ）に示す
ようなワンショットのパルス信号ＡＴＤｉを発生する。
ＮＯＲ回路４では、ＡＴＯ回路３１ないし３Ｎのいずれ
かからワンショットのパルス信号ＡＴＤ＋が入力される
と、第３図（（ｌに示すようなＡＴＤ信号をインバータ
５に与える。インバータ５はＡＴＤ信号の極性を反転し
て第３図（ｅ）に示すＡＴＯ信号を出力する。
かからワンショットのパルス信号ＡＴＤ＋が入力される
と、第３図（（ｌに示すようなＡＴＤ信号をインバータ
５に与える。インバータ５はＡＴＤ信号の極性を反転し
て第３図（ｅ）に示すＡＴＯ信号を出力する。
ここで、＾ＴＤ信号は第３図（ｄ ）に示すように、そ
の立ち下がりは速いが立ち上がりは電源電位■ＣＣとイ
ンバータ５の入力との間に接続された負荷素子４０によ
る蓄電で行なわれるために遅くなってしまう。このよう
にして、発生されたＡＴＤ信号は、図示しないセンスア
ンプ回路やビット線負荷などの周辺回路の動作時期を制
御するための基本り０ツク信号として用いられる。
の立ち下がりは速いが立ち上がりは電源電位■ＣＣとイ
ンバータ５の入力との間に接続された負荷素子４０によ
る蓄電で行なわれるために遅くなってしまう。このよう
にして、発生されたＡＴＤ信号は、図示しないセンスア
ンプ回路やビット線負荷などの周辺回路の動作時期を制
御するための基本り０ツク信号として用いられる。
次に、第３図（ｆ）に示すようにチップセレクト入力信
号Ｑ ３ ｅｘｔがハイレベルからローレベルに変化し
た場合には、入力バッファ１１ないし１Ｎの出力はすべ
てハイレベルからローレベルに変化する。このとき、チ
ップセレクト入力信号τ１０ｘｔがハイレベルからロー
レベルに変化したとき、このチップセレクト入力信号Ｑ
５ｅＸｔはＣＳバッファ２によって遅延されて、第３
図１）に示すチップセレクト信号Ｃ８としてハイレベル
からローレベルに変化する。すると、この遅延分だけ遅
れて、ＡＴＤ回路３１ないし３Ｎの出力が変化し、結局
第３図（ｊ ＞に示すＡＴＤ信号はＣＳバッファ２によ
って遅延された分だけ遅延することになる。
号Ｑ ３ ｅｘｔがハイレベルからローレベルに変化し
た場合には、入力バッファ１１ないし１Ｎの出力はすべ
てハイレベルからローレベルに変化する。このとき、チ
ップセレクト入力信号τ１０ｘｔがハイレベルからロー
レベルに変化したとき、このチップセレクト入力信号Ｑ
５ｅＸｔはＣＳバッファ２によって遅延されて、第３
図１）に示すチップセレクト信号Ｃ８としてハイレベル
からローレベルに変化する。すると、この遅延分だけ遅
れて、ＡＴＤ回路３１ないし３Ｎの出力が変化し、結局
第３図（ｊ ＞に示すＡＴＤ信号はＣＳバッファ２によ
って遅延された分だけ遅延することになる。
［発明が解決しようとする問題点］
上述のごとく、従来の半導体記憶装置は第２図に示すよ
うに構成されているため、ＣＳバッファ２によりチップ
セレクト入力信号Ｃ３ｅｘｔが遅延されることにより、
ＡＴＤ信号が第３図に示す時間ｔだけ遅れることになる
。すなわち、アドレス信号Ａ、ないしＡＭによるアクセ
スよりも、チップセレクト入力信号Ｃ３ｅｘｔによるア
クセスが遅れてしまうという欠点があった。
うに構成されているため、ＣＳバッファ２によりチップ
セレクト入力信号Ｃ３ｅｘｔが遅延されることにより、
ＡＴＤ信号が第３図に示す時間ｔだけ遅れることになる
。すなわち、アドレス信号Ａ、ないしＡＭによるアクセ
スよりも、チップセレクト入力信号Ｃ３ｅｘｔによるア
クセスが遅れてしまうという欠点があった。
それゆえに、この発明の主たる目的は、従来の構成を大
きく変化することなく、チップセレクト入力信号が変化
したときにおける続出速度を向上し得る半導体記憶装置
を提供することである。
きく変化することなく、チップセレクト入力信号が変化
したときにおける続出速度を向上し得る半導体記憶装置
を提供することである。
［問題点を解決するための手段］
この発明は、複数のアドレス信号のそれぞれに対応１ノ
で設けられた第１のパルス信号発生回路から、アドレス
信号のレベル変化に応じて第１のパルス信号を発生し、
その第１のパルス信号を論理和回路を介して出力する半
導体記憶装置において、チップセレクト信号のレベル変
化に応じて第２のパルス信号発生回路から第２のパルス
信号を発生し、その第２のパルス信号に応じて動作速度
制御回路により論理和回路の動作速度を早めるように制
御したものである。
で設けられた第１のパルス信号発生回路から、アドレス
信号のレベル変化に応じて第１のパルス信号を発生し、
その第１のパルス信号を論理和回路を介して出力する半
導体記憶装置において、チップセレクト信号のレベル変
化に応じて第２のパルス信号発生回路から第２のパルス
信号を発生し、その第２のパルス信号に応じて動作速度
制御回路により論理和回路の動作速度を早めるように制
御したものである。
［作用］
この発明における半導体記憶装置は、チップセレクト信
号のレベル変化に応じて論理和回路から出力される第１
のパルス信号の後縁の立ち上がり速度を速くすることに
より、チップセレクト信号のレベル変化時におけるアク
セスタイムがアドレス信号変化時におけるアクセスタイ
ムより遅れるのを防止するものである。。
号のレベル変化に応じて論理和回路から出力される第１
のパルス信号の後縁の立ち上がり速度を速くすることに
より、チップセレクト信号のレベル変化時におけるアク
セスタイムがアドレス信号変化時におけるアクセスタイ
ムより遅れるのを防止するものである。。
［発明の実施例］
第１図はこの発明の一実施例の概略ブロック図である。
この第１図に示す半導体記憶装置は、前述の第２図に示
したＣＳバッファ２の出力にチップセレクト信号Ｃ８が
ハイレベルからローレベルに変化したときにワンショッ
トのＣＳパルス信号を出力するＣ３ＴＤ回路を接続し、
このＣ３ＴＤ回路６から出力されるＣ８Ｔ信号を負荷素
子７に与えるようにしたものである。負荷素子７は電源
電位ＶｃｃとＮＯＲ回路４に含まれるＭ ＯＳ型電界効
果トランジスタ４・１ないし４Ｎの共通接続されたドレ
インとの間に接続されるｐチャネルＭ ＯＳ型電界効果
トランジスタ７１と抵抗からなる負荷７２との直列回路
から構成される。
したＣＳバッファ２の出力にチップセレクト信号Ｃ８が
ハイレベルからローレベルに変化したときにワンショッ
トのＣＳパルス信号を出力するＣ３ＴＤ回路を接続し、
このＣ３ＴＤ回路６から出力されるＣ８Ｔ信号を負荷素
子７に与えるようにしたものである。負荷素子７は電源
電位ＶｃｃとＮＯＲ回路４に含まれるＭ ＯＳ型電界効
果トランジスタ４・１ないし４Ｎの共通接続されたドレ
インとの間に接続されるｐチャネルＭ ＯＳ型電界効果
トランジスタ７１と抵抗からなる負荷７２との直列回路
から構成される。
なお、第３図（ｋ ’）ないしくｐ）は第１図に示した
この発明の一実施例のタイミング図を示している。チッ
プセレクト入力信号Ｃ３ｅｘｔが第３図（ｋ）に示すよ
うにハイレベルからローレベルに変化すると、第３図（
ＪＩＬ）に示すようにチップセレクト信号Ｃ８はＣＳバ
ッファ２によつて一定時間遅延され、ハイレベルからロ
ーレベルに変化する。一方、入力バッファ１１ないし１
Ｎの出力はローレベルに固定されているが、チップセレ
クト信＠Ｃ８がローレベルになったことにより、アドレ
ス信号Ａ、ないしＡＩＩ＋のレベル変化に応じて変化す
る。すると、ＡＴＯ回路３１ないし３Ｎは前述の第２図
の説明と同様にして、第３図（ｎ）に示すワンショット
のパルス信号ＡＴＤｉを出力する。このとき、ワンショ
ットのパルス信号ＡＴＤｉはＣＳバッファ２による遅延
分だけ遅れている。
この発明の一実施例のタイミング図を示している。チッ
プセレクト入力信号Ｃ３ｅｘｔが第３図（ｋ）に示すよ
うにハイレベルからローレベルに変化すると、第３図（
ＪＩＬ）に示すようにチップセレクト信号Ｃ８はＣＳバ
ッファ２によつて一定時間遅延され、ハイレベルからロ
ーレベルに変化する。一方、入力バッファ１１ないし１
Ｎの出力はローレベルに固定されているが、チップセレ
クト信＠Ｃ８がローレベルになったことにより、アドレ
ス信号Ａ、ないしＡＩＩ＋のレベル変化に応じて変化す
る。すると、ＡＴＯ回路３１ないし３Ｎは前述の第２図
の説明と同様にして、第３図（ｎ）に示すワンショット
のパルス信号ＡＴＤｉを出力する。このとき、ワンショ
ットのパルス信号ＡＴＤｉはＣＳバッファ２による遅延
分だけ遅れている。
ＡＴＤ回路３１ないし３Ｎのいずれかから出力されたワ
ンショットのパルス信号ＡＴＤｉはＭＯＳ型電界効果ト
ランジスタ４１ないし４Ｎのいずれかを介して、第３図
（０）に示すＡＴＯ信号としてインバータ５に入力され
る。インバータ５の入力すなわちＡＴＤ信号はＡＴＯ回
路３１ないし３Ｎの出力のパルスの立ち上がりを受けて
急速に立ち下がり、そのパルスの立ち下がりを受けて緩
かに立ち上がる。この立ち上がりは電源電位Ｖｃｃとイ
ンバータ５の入力との間に接続−された負荷素子４０だ
けによって行なわれるために緩かに立ち上がる。
ンショットのパルス信号ＡＴＤｉはＭＯＳ型電界効果ト
ランジスタ４１ないし４Ｎのいずれかを介して、第３図
（０）に示すＡＴＯ信号としてインバータ５に入力され
る。インバータ５の入力すなわちＡＴＤ信号はＡＴＯ回
路３１ないし３Ｎの出力のパルスの立ち上がりを受けて
急速に立ち下がり、そのパルスの立ち下がりを受けて緩
かに立ち上がる。この立ち上がりは電源電位Ｖｃｃとイ
ンバータ５の入力との間に接続−された負荷素子４０だ
けによって行なわれるために緩かに立ち上がる。
一方、Ｃ３ＴＤ回路６はＣＳバッファ２の出力すなわち
チップセレクト信号Ｃ８がハイレベルからローレベルに
変化したことに応じて、第３図（−）に示すようなワン
ショットのパルス信号で−ｐチャネルＭＯＳ型電界効果
トランジスタ７１がオンし、電源電位Ｖｃｃとインバー
タ５の入力との闇のインピーダンスが低下する。このた
めに、このインピーダンスと、ＭＯＳ型電界効果トラン
ジスタ４１ないし４Ｎの容量との積である時定数が減少
し、第３図（ｐ）に示すようにＡＴＤ信号が急峻に立ち
上がる。したがって、ＡＴＤ信号の立ち上がりが速くな
り、チップセレクト入力信号Ｃ３ｅｘｔが変化したとき
におけるアクセスタイムが、ＣＳバッフｙ２による遅れ
分だけアドレス信号Ａ、ないしＡＭによるアクセスより
も遅れ時間が補償され、アドレス信号Ａ、ないしＡＭに
よるアクセスと同等のチップセレクト信号によるアクセ
スを得ることができる。
チップセレクト信号Ｃ８がハイレベルからローレベルに
変化したことに応じて、第３図（−）に示すようなワン
ショットのパルス信号で−ｐチャネルＭＯＳ型電界効果
トランジスタ７１がオンし、電源電位Ｖｃｃとインバー
タ５の入力との闇のインピーダンスが低下する。このた
めに、このインピーダンスと、ＭＯＳ型電界効果トラン
ジスタ４１ないし４Ｎの容量との積である時定数が減少
し、第３図（ｐ）に示すようにＡＴＤ信号が急峻に立ち
上がる。したがって、ＡＴＤ信号の立ち上がりが速くな
り、チップセレクト入力信号Ｃ３ｅｘｔが変化したとき
におけるアクセスタイムが、ＣＳバッフｙ２による遅れ
分だけアドレス信号Ａ、ないしＡＭによるアクセスより
も遅れ時間が補償され、アドレス信号Ａ、ないしＡＭに
よるアクセスと同等のチップセレクト信号によるアクセ
スを得ることができる。
なお、上述の実施例では、負荷素子７をｐチャネルＭＯ
Ｓ型電界効果トランジスタ７１と抵抗７２との直列接続
としたが、ｐチャネルＭＯＳ型電界効果トランジスタ７
１のみで構成してもよい。
Ｓ型電界効果トランジスタ７１と抵抗７２との直列接続
としたが、ｐチャネルＭＯＳ型電界効果トランジスタ７
１のみで構成してもよい。
すなわち、Ｃ８ＴＤＩｍｆ８６から出力されるパルスＱ
号Ｃ５Ｔによプて制−可能な負荷素子であればどのよう
なものでもよい。
号Ｃ５Ｔによプて制−可能な負荷素子であればどのよう
なものでもよい。
［発明の効果］
以上のように、この発明によれば、チップセレクト信号
のレベル変化に応じて第２のパルス信号を発生し、この
パルス信号に応じて論理和回路の動作速度を速めるよう
にＩＩＪｌｌｌするようにしたので、論理和回路から出
力される第１のパルス信号発生回路からの第１のパルス
信号の立ち上がりを急峻にすることができ、アドレス信
号によるアクセスに対する遅れを防止できる。
のレベル変化に応じて第２のパルス信号を発生し、この
パルス信号に応じて論理和回路の動作速度を速めるよう
にＩＩＪｌｌｌするようにしたので、論理和回路から出
力される第１のパルス信号発生回路からの第１のパルス
信号の立ち上がりを急峻にすることができ、アドレス信
号によるアクセスに対する遅れを防止できる。
第１図はこの発明の一実施例の概略ブロック図である。
第２図は従来の半導体記憶装置のブロック図である。第
３図は第１図および第２図の動作を説明するためのタイ
ミング図である。 図において、１１ないし１Ｎは入力バッファ、２はＣＳ
バッフ１．３１ないし３ＮはＡＴＤ回路、４はＮＯＲ回
路、４１ないし４ＮはＭＯＳ型電界効果トランジスタ、
５はインバータ、６はＣ３ＴＤ回路、７は負荷素子、７
１はｐチャネルＭＯＳ型電界効果トランジスタ、７２は
負荷抵抗を示す。
３図は第１図および第２図の動作を説明するためのタイ
ミング図である。 図において、１１ないし１Ｎは入力バッファ、２はＣＳ
バッフ１．３１ないし３ＮはＡＴＤ回路、４はＮＯＲ回
路、４１ないし４ＮはＭＯＳ型電界効果トランジスタ、
５はインバータ、６はＣ３ＴＤ回路、７は負荷素子、７
１はｐチャネルＭＯＳ型電界効果トランジスタ、７２は
負荷抵抗を示す。
Claims (5)
- （１）複数のメモリセルと、 前記メモリセルのアドレスを指定するための複数のアド
レス信号のそれぞれに対応して設けられ、対応するアド
レス信号におけるレベルの変化に応じて第１のパルス信
号を発生する第１のパルス信号発生回路と、 前記各第１のパルス信号発生回路から発生された各第１
のパルス信号の論理和をとるための論理和回路と、 チップを能動化するためのチップセレクト信号における
レベルの変化に応じて、第２のパルス信号を発生する第
２のパルス信号発生回路と、前記第２のパルス信号発生
回路から発生された第２のパルス信号に応じて、前記論
理和回路の動作速度を制御するための動作速度制御回路
とを備えた、半導体記憶装置。 - （２）前記第２のパルス信号発生回路は、前記チップセ
レクト信号が前記チップを能動化するためのレベルに変
化したことに応じて前記第２のパルスを発生するように
した、特許請求の範囲第１項記載の半導体記憶装置。 - （３）前記論理和回路は、 ゲートが前記複数の第１のパルス信号発生回路の出力に
接続され、ソースが接地電位に接続され、ドレインが共
通接続された複数のＭＯＳ型電界効果トランジスタと、 電源電位と前記共通接続された複数のＭＯＳ型電界効果
トランジスタのドレインとの間に接続される第１の負荷
素子と、 前記電源電位と前記共通接続された複数のＭＯＳ型電界
効果トランジスタのドレインとの間に接続され、前記第
２のパルス信号発生回路からの第２のパルス信号によつ
て制御される第２の負荷素子とを含む、特許請求の範囲
第１項記載の半導体記憶装置。 - （４）前記第２の負荷素子は、ＭＯＳ型電界効果トラン
ジスタを含む、特許請求の範囲第３項記載の半導体記憶
装置。 - （５）前記第２の負荷素子は、ＭＯＳ型電界効果トラン
ジスタと抵抗との直列回路を含む、特許請求の範囲第３
項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039601A JPS61196498A (ja) | 1985-02-26 | 1985-02-26 | 半導体記憶装置 |
| DE19863603289 DE3603289A1 (de) | 1985-02-26 | 1986-02-04 | Halbleiter-speicherelement |
| FR8602651A FR2578085B1 (fr) | 1985-02-26 | 1986-02-26 | Dispositif de memoire a semiconducteur |
| US07/133,153 US4893282A (en) | 1985-02-26 | 1987-12-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039601A JPS61196498A (ja) | 1985-02-26 | 1985-02-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61196498A true JPS61196498A (ja) | 1986-08-30 |
| JPH0418399B2 JPH0418399B2 (ja) | 1992-03-27 |
Family
ID=12557629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039601A Granted JPS61196498A (ja) | 1985-02-26 | 1985-02-26 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4893282A (ja) |
| JP (1) | JPS61196498A (ja) |
| DE (1) | DE3603289A1 (ja) |
| FR (1) | FR2578085B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289286A (ja) * | 1988-09-27 | 1990-03-29 | Seiko Epson Corp | 半導体記憶装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766665B2 (ja) * | 1988-03-31 | 1995-07-19 | 株式会社東芝 | 半導体記憶装置 |
| US5228003A (en) * | 1988-04-15 | 1993-07-13 | Seiko Epson Corporation | Semiconductor memory |
| JPH0261894A (ja) * | 1988-08-25 | 1990-03-01 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ |
| JPH0821849B2 (ja) * | 1988-10-25 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
| KR900015148A (ko) * | 1989-03-09 | 1990-10-26 | 미다 가쓰시게 | 반도체장치 |
| JPH04258885A (ja) * | 1991-02-12 | 1992-09-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3118063B2 (ja) * | 1992-03-23 | 2000-12-18 | ローム株式会社 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法 |
| US5243575A (en) * | 1992-06-19 | 1993-09-07 | Intel Corporation | Address transition detection to write state machine interface circuit for flash memory |
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