JPH0261894A - 非同期式メモリ - Google Patents
非同期式メモリInfo
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- JPH0261894A JPH0261894A JP63212227A JP21222788A JPH0261894A JP H0261894 A JPH0261894 A JP H0261894A JP 63212227 A JP63212227 A JP 63212227A JP 21222788 A JP21222788 A JP 21222788A JP H0261894 A JPH0261894 A JP H0261894A
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- Japan
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- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は非同期式メモリに関し、特にスタンターＦセル
方式の設計手法における非同期式メモリに関する。
方式の設計手法における非同期式メモリに関する。
従来の非同期式メモリの回路図を第３図に示す。
非同期式メモリは外部からのクロック信号を用いず、メ
モリブロック内部よりクロック信号を発生させる。非同
期式メモリはアドレス入力端子（第３図１）に加わる信
号が変化すると、その信号がラッチ回路９の入力りとＥ
Ｘ−ＯＲ３に入力される。この時ラッチ回路９のクロッ
ク反転信号（ＣＫ）はＨｉｇｈ信号であるから、ラッチ
回路９はデータスルー状態でありラッチ回路９に入った
アドレス信号はその出力Ｑから遅延回路２に伝わる。Ｅ
Ｘ−ＯＲ３の入力はアドレス入力端子１と遅延回路２か
らなので旧アドレス信号と新アドレス信号の変化を検知
するＥＸ−ＯＲ３の出力はＨｉｇｈレベルとなる。遅延
回路２ばＲＡＭセルデータの読みだし及び書きこみ時間
の遅延時間を設定する。
モリブロック内部よりクロック信号を発生させる。非同
期式メモリはアドレス入力端子（第３図１）に加わる信
号が変化すると、その信号がラッチ回路９の入力りとＥ
Ｘ−ＯＲ３に入力される。この時ラッチ回路９のクロッ
ク反転信号（ＣＫ）はＨｉｇｈ信号であるから、ラッチ
回路９はデータスルー状態でありラッチ回路９に入った
アドレス信号はその出力Ｑから遅延回路２に伝わる。Ｅ
Ｘ−ＯＲ３の入力はアドレス入力端子１と遅延回路２か
らなので旧アドレス信号と新アドレス信号の変化を検知
するＥＸ−ＯＲ３の出力はＨｉｇｈレベルとなる。遅延
回路２ばＲＡＭセルデータの読みだし及び書きこみ時間
の遅延時間を設定する。
その遅延時間公達れた信号がＥＸ−ＯＲ３に入力される
と入力データが一致するのでＥＸ−ＯＲ３の出力はＬｏ
ｗレベルとなる。Ｎｃｈ）ランジスタ４のゲートがＨｉ
ｇ ｈレベルになるとＮ ｃ ｈ ）ランジスタ４は
ＯＮし、ＮＣｈトランジスタ４のドレイン電圧はＨｉ
ｇ ｈレベルからＬｏｗレベルに変化し、節点Ｎ１に内
部クロックを発生する。内部クロックはラッチ回路９．
クロック反転信号入力となり、内部クロックがＬｏｗの
時にアドレス信号をラッチし、内部クロックがＨｉｇｈ
になるまでアドレス入力端子１から入力されたアドレス
信号を通さない。
と入力データが一致するのでＥＸ−ＯＲ３の出力はＬｏ
ｗレベルとなる。Ｎｃｈ）ランジスタ４のゲートがＨｉ
ｇ ｈレベルになるとＮ ｃ ｈ ）ランジスタ４は
ＯＮし、ＮＣｈトランジスタ４のドレイン電圧はＨｉ
ｇ ｈレベルからＬｏｗレベルに変化し、節点Ｎ１に内
部クロックを発生する。内部クロックはラッチ回路９．
クロック反転信号入力となり、内部クロックがＬｏｗの
時にアドレス信号をラッチし、内部クロックがＨｉｇｈ
になるまでアドレス入力端子１から入力されたアドレス
信号を通さない。
あるひとつのアドレス信号が変化してから内部クロック
が発生（Ｌｏｗレベル）するまでの時間が他のアドレス
信号読みこみ可能時間（スキュー）であり、従来ではこ
のスキュー時間は回路の遅延量により固定であり、周囲
のシステムのタイミングによりスキュー時間を可変でき
るスキュー調節回路はなかった。
が発生（Ｌｏｗレベル）するまでの時間が他のアドレス
信号読みこみ可能時間（スキュー）であり、従来ではこ
のスキュー時間は回路の遅延量により固定であり、周囲
のシステムのタイミングによりスキュー時間を可変でき
るスキュー調節回路はなかった。
本発明の非同期式メモリは、アドレス信号を受けて一定
時間のアドレス変化信号を発生する複数個のアドレス変
化検知回路とアドレス変化信号をケート電極に受ける複
数個の第１のトランジスタと前記複数個の第１のドレイ
ンをドレインに接続され、その複数個の第１のトランジ
スタと異極性の第２のトランジスタとその複数個の第１
と第２のトランジスタのドレイン電圧をクロック反転信
号入力とするラッチ回路、ラッチドライバ、デコーダ、
ＡＮＤ回路を含み構成されるワードライン選択部分と、
ワードラインに接続されるメモリセルアレイ、カラムセ
レクタ、読み出し書き込み回路を含み構成されるメモリ
部とを備える非同期式メモリ回路において、前記複数個
の第１のトランジスタと第２のトランジスタのドレイン
端子を入力とし、直列に接続された複数個の遅延回路を
有している。
時間のアドレス変化信号を発生する複数個のアドレス変
化検知回路とアドレス変化信号をケート電極に受ける複
数個の第１のトランジスタと前記複数個の第１のドレイ
ンをドレインに接続され、その複数個の第１のトランジ
スタと異極性の第２のトランジスタとその複数個の第１
と第２のトランジスタのドレイン電圧をクロック反転信
号入力とするラッチ回路、ラッチドライバ、デコーダ、
ＡＮＤ回路を含み構成されるワードライン選択部分と、
ワードラインに接続されるメモリセルアレイ、カラムセ
レクタ、読み出し書き込み回路を含み構成されるメモリ
部とを備える非同期式メモリ回路において、前記複数個
の第１のトランジスタと第２のトランジスタのドレイン
端子を入力とし、直列に接続された複数個の遅延回路を
有している。
上述した従来の非同期式メモリのアドレス検知回路は、
あるＲＡＭセルを選択するため所望するワードラインを
選択しようとしてアドレス信号が変化してから内部クロ
ックが発生するまでのスキュー時間が固定であるため、
周囲のシステムのタイミングを非同期メモリのスキュー
時間内におさまるように設計しなければならないという
欠点がある。
あるＲＡＭセルを選択するため所望するワードラインを
選択しようとしてアドレス信号が変化してから内部クロ
ックが発生するまでのスキュー時間が固定であるため、
周囲のシステムのタイミングを非同期メモリのスキュー
時間内におさまるように設計しなければならないという
欠点がある。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。図において
１はアドレス入力端子または読み出し・書き込み制御信
号端子である。２は主にインバータで構成され、入力が
図の９のラッチ回路出力に接続された遅延回路であり、
遅延時間は読み出しまたは書き込み時間に設定する。３
は１つの入力が図の１に接続され、他の入力が遅延回路
２の出力が接続されているＥＸ−ＯＲ回路で、２つの入
力が不一致の時に出力はＬｏｗレベルとなり、致の時、
出力はＨｉ ｇ ｈレベルとなる。４はそれぞれのゲー
トにＥＸ−ＯＲ３の出力が接続されているＮｃｈ）ラン
ジスタである。複数個のＮｃｈトランジスタ４はそれぞ
れドレイン同士を接続され、さらにＰｃｈ）ランジスタ
フに接続されている。５は電源端子である。６はゲート
がグランドに接続されているＰｃｈ）ランジスタで、同
トランジスタのドレインは前述のように各Ｎ ｃ ｈ
）ランジスタ４のドレインに接続され、さらに遅延回路
７の入力にも接続されている。所望するクロック巾にあ
わせた遅延量分の遅延回路７が直列接続され、複数段で
構成される。その遅延回路７の出力Ｎ ＋ ’はインバ
ータ８及びラッチ回路９に接続する。８はＮｃｈ）ラン
ジスタ４からの発生パルスを反転させるためのインバー
タである。そしてインバータ８の出力はＡＮＤゲート１
２のひとつの入力に接続される。９はひとつの入力が図
の１に接続され、他の入力は遅延回路７の出力が接続さ
れているラッチ回路である。１０はラッチ回路９の出力
が接続され、その９の出力を正転及び反転データに分割
するラッチドライバーである。１１はラッチドライバー
９の出力と接続するデコーダである。
１はアドレス入力端子または読み出し・書き込み制御信
号端子である。２は主にインバータで構成され、入力が
図の９のラッチ回路出力に接続された遅延回路であり、
遅延時間は読み出しまたは書き込み時間に設定する。３
は１つの入力が図の１に接続され、他の入力が遅延回路
２の出力が接続されているＥＸ−ＯＲ回路で、２つの入
力が不一致の時に出力はＬｏｗレベルとなり、致の時、
出力はＨｉ ｇ ｈレベルとなる。４はそれぞれのゲー
トにＥＸ−ＯＲ３の出力が接続されているＮｃｈ）ラン
ジスタである。複数個のＮｃｈトランジスタ４はそれぞ
れドレイン同士を接続され、さらにＰｃｈ）ランジスタ
フに接続されている。５は電源端子である。６はゲート
がグランドに接続されているＰｃｈ）ランジスタで、同
トランジスタのドレインは前述のように各Ｎ ｃ ｈ
）ランジスタ４のドレインに接続され、さらに遅延回路
７の入力にも接続されている。所望するクロック巾にあ
わせた遅延量分の遅延回路７が直列接続され、複数段で
構成される。その遅延回路７の出力Ｎ ＋ ’はインバ
ータ８及びラッチ回路９に接続する。８はＮｃｈ）ラン
ジスタ４からの発生パルスを反転させるためのインバー
タである。そしてインバータ８の出力はＡＮＤゲート１
２のひとつの入力に接続される。９はひとつの入力が図
の１に接続され、他の入力は遅延回路７の出力が接続さ
れているラッチ回路である。１０はラッチ回路９の出力
が接続され、その９の出力を正転及び反転データに分割
するラッチドライバーである。１１はラッチドライバー
９の出力と接続するデコーダである。
ＡＮＤゲー）１２はインバータ８の出力とデコーダ１１
の出力を接続するゲートである。このＡＮＤゲート１２
はインバータ８の出力がＨｉｇｈレベルの時、すなわち
Ｎｃｈ）ランジスタ４のドレイン端子からパルスが発生
した時だけ、デコーダ１１からの出力データをそのまま
スルーする。
の出力を接続するゲートである。このＡＮＤゲート１２
はインバータ８の出力がＨｉｇｈレベルの時、すなわち
Ｎｃｈ）ランジスタ４のドレイン端子からパルスが発生
した時だけ、デコーダ１１からの出力データをそのまま
スルーする。
１３はＡＮＤゲート１２の出力、ワードラインであり１
４のＲＡＭセルアレイに接続し、読み出し書き込みに応
じてこのワードラインが選択、非選択される。アドレス
入力端子１に旧アドレス信号に対して変化したアドレス
信号が入力されると遅延回路２のためＥＸ−ＯＲ３の２
つの入力はその遅延量の間一致しない。従ってＥＸ−Ｏ
Ｒ３の出力はＨｉ ｇ ｈレベルとなり、Ｎｃｈ）ラン
ジスタ４はＯＮする。
４のＲＡＭセルアレイに接続し、読み出し書き込みに応
じてこのワードラインが選択、非選択される。アドレス
入力端子１に旧アドレス信号に対して変化したアドレス
信号が入力されると遅延回路２のためＥＸ−ＯＲ３の２
つの入力はその遅延量の間一致しない。従ってＥＸ−Ｏ
Ｒ３の出力はＨｉ ｇ ｈレベルとなり、Ｎｃｈ）ラン
ジスタ４はＯＮする。
Ｎ ｃ ｈ ）ランジスタ４のドレインの拡散容量及び
それを接続している配線容量に充電された電荷はＮｃｈ
）ランジスタ４を通って放電される。
それを接続している配線容量に充電された電荷はＮｃｈ
）ランジスタ４を通って放電される。
遅延回路７の入力はＬｏｗレベルに変化し、読みだし及
び書きこみが実行される。ＥＸ−ＯＲ３の２人力が一致
すると出力はＬｏｗレベルになりＮｃｈ）ランジスタ４
はＯＦＦし、Ｐｃｈトランジスタ６でＮｃｈ）ランジス
タ４の拡散容量及び配線容量に電荷を充電し、遅延回路
７の入力をＨｉｇｈレベルに戻す。
び書きこみが実行される。ＥＸ−ＯＲ３の２人力が一致
すると出力はＬｏｗレベルになりＮｃｈ）ランジスタ４
はＯＦＦし、Ｐｃｈトランジスタ６でＮｃｈ）ランジス
タ４の拡散容量及び配線容量に電荷を充電し、遅延回路
７の入力をＨｉｇｈレベルに戻す。
ラッチ回路９はクロック反転信号入力であるから、内部
発生クロックがＬｏｗの時はデータラッチ状態であり、
アドレス入力端子ｌのアドレスデータはラッチ回路９を
通過することができない。また内部発生クロックがＨｉ
ｇｈの時はデータスルー状態であるからアドレス入力端
子３１のアドレスデータがそのままラッチ回路９をスル
ーする。
発生クロックがＬｏｗの時はデータラッチ状態であり、
アドレス入力端子ｌのアドレスデータはラッチ回路９を
通過することができない。また内部発生クロックがＨｉ
ｇｈの時はデータスルー状態であるからアドレス入力端
子３１のアドレスデータがそのままラッチ回路９をスル
ーする。
周囲のシステムのタイミングに合わせ、所望するスキュ
ー時間に調節するためラッチ回路９のクロック反転信号
入力がＨｉ ｇ ｈからＬｏｗレベルに変化する時間を
調節する。ＮＣｈトランジスタ４とＰｃｈ）ランジスタ
ロのドレイン端子から発生する内部クロックを調節する
。Ｎｃｈ）ランジスタ４とＰｃｈ）ランジスタロのドレ
イン端子を入力とする直列接続された複数個の遅延回路
７の各単体遅延回路の遅延量は各一定であり、遅延回路
の個数により遅延量は異なる。周囲のシステムのタイミ
ングに合わせたスキュー時間に調節するため、必要な遅
延量分の複数個の遅延回路を直列接続する。その遅延量
分のスキュー時間が調節できる。
ー時間に調節するためラッチ回路９のクロック反転信号
入力がＨｉ ｇ ｈからＬｏｗレベルに変化する時間を
調節する。ＮＣｈトランジスタ４とＰｃｈ）ランジスタ
ロのドレイン端子から発生する内部クロックを調節する
。Ｎｃｈ）ランジスタ４とＰｃｈ）ランジスタロのドレ
イン端子を入力とする直列接続された複数個の遅延回路
７の各単体遅延回路の遅延量は各一定であり、遅延回路
の個数により遅延量は異なる。周囲のシステムのタイミ
ングに合わせたスキュー時間に調節するため、必要な遅
延量分の複数個の遅延回路を直列接続する。その遅延量
分のスキュー時間が調節できる。
第２図は本発明の実施例２の回路図である。図においで
ｌはアドレス入力端子または読み出し制御信号端子であ
る。
ｌはアドレス入力端子または読み出し制御信号端子であ
る。
２の遅延回路は遅延時間が読み出し時間に設定されてい
る。１７はＲＯＭセルアレイである。１８は読み出し回
路であり、内部クロックが発生した時にＲＯＭセルのデ
ータが読み出される。
る。１７はＲＯＭセルアレイである。１８は読み出し回
路であり、内部クロックが発生した時にＲＯＭセルのデ
ータが読み出される。
この実施例では、実施例１と同様に、ＲＯＭセルに対し
てもスキュー時間が調節できる。
てもスキュー時間が調節できる。
以上説明したように本発明は、従来の非同期式メモリに
おいて前記複数個のＮ ｃ ｈ ）ランシスタとＰｃｈ
）ランジスタのドレイン端子を入力として直列接続さ
れた遅延回路の個数を変えて、その遅延量によってスキ
ュー時間を調節することにより、非同期メモリのスキュ
ー時間内にあわせたシステムのタイミングの設計が必要
なくなり、システムのタイミングにあわせた非同期メモ
リの設計期間が短縮できる効果がある。
おいて前記複数個のＮ ｃ ｈ ）ランシスタとＰｃｈ
）ランジスタのドレイン端子を入力として直列接続さ
れた遅延回路の個数を変えて、その遅延量によってスキ
ュー時間を調節することにより、非同期メモリのスキュ
ー時間内にあわせたシステムのタイミングの設計が必要
なくなり、システムのタイミングにあわせた非同期メモ
リの設計期間が短縮できる効果がある。
第１図は本発明の実施例１を示す非同期メモリの回路図
、第２図は本発明の実施例２を示す非同期メモリの回路
図、第３図は従来例の非同期メモリの回路図である。 ■・・・・・・アドレス信号端子及び読み出し書き込み
制御信号端子、２・・・・・・遅延回路、３・・・・・
・ＥＸ−ＯＲ１４・・・・・・Ｎ ｃ ｈ ）ランジス
タ、５・・・・・・電源端子、６・・・・・・Ｐｃｈ）
ランジスタ、７・・・・・・遅延回路、８・・・・・・
インバータ、９・・・・・・ラッチ回路、１０・・・・
・・ラッチドライバ １１・・・・・・デコーダ、１２
・・・・・・ＡＮＤ回路、１３・・・・・・ワードライ
ン、１４・・・・・・ＲＡＭセルアレイ、１５・・・・
・・カラムセレクタ、１６・・・・・・読み出し書き込
み回路、１７・・・・・・ＲＯＭセルアレイ、１８・・
・・・・読み出し回路。 代理人 弁理士 内 原 晋
、第２図は本発明の実施例２を示す非同期メモリの回路
図、第３図は従来例の非同期メモリの回路図である。 ■・・・・・・アドレス信号端子及び読み出し書き込み
制御信号端子、２・・・・・・遅延回路、３・・・・・
・ＥＸ−ＯＲ１４・・・・・・Ｎ ｃ ｈ ）ランジス
タ、５・・・・・・電源端子、６・・・・・・Ｐｃｈ）
ランジスタ、７・・・・・・遅延回路、８・・・・・・
インバータ、９・・・・・・ラッチ回路、１０・・・・
・・ラッチドライバ １１・・・・・・デコーダ、１２
・・・・・・ＡＮＤ回路、１３・・・・・・ワードライ
ン、１４・・・・・・ＲＡＭセルアレイ、１５・・・・
・・カラムセレクタ、１６・・・・・・読み出し書き込
み回路、１７・・・・・・ＲＯＭセルアレイ、１８・・
・・・・読み出し回路。 代理人 弁理士 内 原 晋
Claims (1)
- アドレスの変化を検知してクロックを発生する非同期式
メモリにおいてアドレス信号が変化してから内部クロッ
クが発生する迄の時間を可変とする手段を有する事を特
徴とする非同期式メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212227A JPH0261894A (ja) | 1988-08-25 | 1988-08-25 | 非同期式メモリ |
| US07/398,235 US5008858A (en) | 1988-08-25 | 1989-08-24 | Asynchronous semiconductor memory having address transition detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212227A JPH0261894A (ja) | 1988-08-25 | 1988-08-25 | 非同期式メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0261894A true JPH0261894A (ja) | 1990-03-01 |
Family
ID=16619062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63212227A Pending JPH0261894A (ja) | 1988-08-25 | 1988-08-25 | 非同期式メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5008858A (ja) |
| JP (1) | JPH0261894A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146592A (ja) * | 1990-10-08 | 1992-05-20 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ回路 |
| JPH04170791A (ja) * | 1990-11-02 | 1992-06-18 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ回路 |
| US5462428A (en) * | 1992-04-07 | 1995-10-31 | Fanuc Ltd. | Injection molding machine |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900015148A (ko) * | 1989-03-09 | 1990-10-26 | 미다 가쓰시게 | 반도체장치 |
| JP2687829B2 (ja) * | 1992-12-21 | 1997-12-08 | 松下電器産業株式会社 | メモリ及びメモリ作成方式 |
| US5793698A (en) * | 1996-09-06 | 1998-08-11 | Creative Integrated Systems, Inc. | Semiconductor read-only VLSI memory |
| US7268589B2 (en) * | 2005-12-16 | 2007-09-11 | Actel Corporation | Address transition detector for fast flash memory device |
| JP6191915B2 (ja) * | 2013-10-29 | 2017-09-06 | 住友電装株式会社 | コネクタ |
| US10074493B2 (en) * | 2016-11-21 | 2018-09-11 | Aeroflex Colorado Springs Inc. | Radiation-hardened break before make circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254485A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | スタテイツク型半導体記憶装置 |
| US4747082A (en) * | 1984-11-28 | 1988-05-24 | Hitachi Ltd. | Semiconductor memory with automatic refresh means |
| JPS61196498A (ja) * | 1985-02-26 | 1986-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0770214B2 (ja) * | 1986-11-14 | 1995-07-31 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH06101227B2 (ja) * | 1986-11-29 | 1994-12-12 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPS63155494A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 擬似スタテイツクメモリ装置 |
| US4953130A (en) * | 1988-06-27 | 1990-08-28 | Texas Instruments, Incorporated | Memory circuit with extended valid data output time |
-
1988
- 1988-08-25 JP JP63212227A patent/JPH0261894A/ja active Pending
-
1989
- 1989-08-24 US US07/398,235 patent/US5008858A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04146592A (ja) * | 1990-10-08 | 1992-05-20 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ回路 |
| JPH04170791A (ja) * | 1990-11-02 | 1992-06-18 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ回路 |
| US5462428A (en) * | 1992-04-07 | 1995-10-31 | Fanuc Ltd. | Injection molding machine |
Also Published As
| Publication number | Publication date |
|---|---|
| US5008858A (en) | 1991-04-16 |
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