JPS6169215A - プログラマブル・ロジツク・アレイ - Google Patents

プログラマブル・ロジツク・アレイ

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Publication number
JPS6169215A
JPS6169215A JP59190912A JP19091284A JPS6169215A JP S6169215 A JPS6169215 A JP S6169215A JP 59190912 A JP59190912 A JP 59190912A JP 19091284 A JP19091284 A JP 19091284A JP S6169215 A JPS6169215 A JP S6169215A
Authority
JP
Japan
Prior art keywords
output
matrix circuit
nchmosfets
parallel
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59190912A
Other languages
English (en)
Inventor
Masahiko Kashimura
樫村　雅彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP59190912A priority Critical patent/JPS6169215A/ja
Priority to US06/774,684 priority patent/US4661728A/en
Publication of JPS6169215A publication Critical patent/JPS6169215A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes

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  • Computing Systems (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯＳＦＥＴからなる集積回路において、論
理回路をマトリックスで構成するプログラマブル・ロジ
ック争アレイに関するものである。
〔従来技術〕
第３図は従来例に係る（：ＭＯ９回路で構成されたプロ
グラマブル・ロジック・アレイ（以下ＰＬＡと称する）
であり、その構成はＮｃｈ　ＭＯＳＦＥＴからなる直列
回路の出力がＰｃｈ　ＭＯＳＦＥＴからなる並列回路の
入力となることを基本としている０図において小文字ｐ
と付記したＭＯＳＦＥＴはＰｃｈ型を示し、何も付記し
ていないものはＮｃｈ型である。ψはプリチャージ時間
にはＨ”となり、サンプリング時間には”Ｌ　”となる
制御信号である。
ｆＪ、４図は第３図の回路の各端子の信号のタイミング
チャートである。
第３図、第４図を参照して従来例回路の動作を説明する
。
プリチャージ期間（ψ＝゛Ｈ”）では、積項出力ｐ＋〜
ｎはＨ”に、ＰＬＡの出力Ｑ　１−ｎは”　Ｌ”にプリ
チャージされる。サンプリング期間（ψ＝“’Ｌ”）で
は入カニ１〜Ｉ自こ従って直列接続のすべてのＮｃｈ　
ＭＯＳＦＥＴがＯＮ状態となるときのみ、その出力Ｐは
Ｌ　”になる、従ってＰｃｈ並列回路のうち、”　Ｌ　
”の出力Ｐを入力するとＰｃｈ　ＭＯＳＦＥＴのみＯＮ
Ｌ、、その出力Ｑが”　Ｈ”となる。
しかし、従来例回路によれば、出力数ｎが大きくなるに
従い積項出力Ｐにつく容量が大きくなるため応答速度が
遅くなる。同様に、積項数ｍが大きくなるに従い出力ラ
インＱにつく容量が大きくなり応答速度が遅くなるとい
う欠点があった。
〔発明の目的〕
本発明は上記の欠点に鑑み提案されたものであり、応答
速度の速いＰＬＡの提供を目的とする。
〔発明の構成〕
本発明は、Ｎチャンネル型ＭＯＳＦＥＴからなる直列マ
トリックス回路と、ゲート電極が前記直列マトリックス
回路の出力に、かつソース電極が電源に接続された複数
のＰチャンネルＭＯＳＦＥＴと、ゲート電極が前記Ｐチ
ャンネルＭＯ３ＦＥＴのドレイン電極に接続されたＮチ
ャンネル型ＭＯＳＦＥＴからなる並列マ、　　　　　　
トリックス回路とを有することを特徴とする。
〔実施例〕
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の実施例に係るＰＬＡの回路図である０
図示のようにＮｃｈ　ＭＯＳＦＥＴからなる直列マトリ
ックス回路の出力信号線Ｐ１〜１はそれぞれ対応するＰ
ｃｈ　ＭＣｌ５ＦＥＴのゲート電極に接続されている。
　コ（７）Ｐｃｈ　ＭＯＳＦＥＴのソースは電源ｖｏＯ
に、ドレインはＮｃｈ　ＭＯＳＦＥＴからなる並列マト
リックス回路の入力信号線Ｐ″Ｌ〜１に接続されている
。モしてＮｃｈＭＯＳＦＥＴからなる並列マトリックス
回路の各出方がＱｌ−ｎである。
次に実施例の動作を説明する。第２５！Ｊは本発明の実
施例の回路動作を説明するためのタイミングチャートで
ある。まずプリチャージ時間（ψ＝”Ｈ”）では、積項
出力Ｐ、Ｐ’　および出方。
はそれぞれ”Ｈ”、”　Ｌ″　ＮＨ”にプリチャージさ
れる０次にサンプリングのタイミング（ψ＝″Ｌ”）で
は、直列回路のうち構成するＮｃｈｌｏＳＦＥＴがすべ
てＯＮするときその出力Ｐは′Ｌ”になる、このＰ′を
うけるＮｃｈ　ＭＯＳＦＥＴの出方。は、”Ｈ″からＬ
”へと変化する。このようにしてＰＬＡとしての論理を
形成する。
ところで実施例では積項出力Ｐにつく容量が出力数１に
よらず一定で、かつ小さく抑えられてい・るので、積項
出力の信号伝達は、高速に行なわれる。またＮｃｈ　Ｍ
ＯＳＦＥＴはＰｃｈ　ＭＯＳＦＥＴに比べ相互フンダク
タンス（９，１）が大きいため、Ｎｃｈ　ＭＯＳＦＥＴ
構成の並列回路の出力ラインに同じ容量がついても。
出力Ｑの信号伝達を高速に行なうことができる。
〔発明の効果〕
以上説明したように、本発明によれば高集積化されたと
きでも積項出力Ｐにつく容量が出力数ｎによらず一定で
、かつ小さく、また並列回路がＮｃｈ　ＭＯＳＦＥＴ構
成であるから出力ＰおよびＱの信号伝達が速いので高速
のＰＬＡが可能となる。
【図面の簡単な説明】
第１図は本発明の実施例に係るＰＬＡの回路図。 第２図は第１図の回路の動作を説明するためのタイミン
グチャートを示す図、第３図は従来例に係るＰＬＡの回
路図、第４図は第３図の回路の動作を説明するためのタ
イミングチャートを示す図である。 ψ−制御信号 ψ−−−信号ψの反転信号 ■１〜■！−−−人力信号 Ｐ　１−Ｐ　ｓ　＋　Ｐｉ〜ん一−−樋項出カＱｚ　＝
　Ｑ　ｎ−−一出力。

Claims (1)

  1. 【特許請求の範囲】 Ｎチャンネル型ＭＯＳＦＥＴからなる直列マトリックス
    回路と、 ゲート電極が前記直列マトリックス回路の出力に、かつ
    ソース電極が電源に接続された複数のＰチャンネルＭＯ
    ＳＦＥＴと、 ゲート電極が前記ＰチャンネルＭＯＳＦＥＴのドレイン
    電極に接続されたＮチャンネル型ＭＯＳＦＥＴからなる
    並列マトリックス回路とを有するプログラマブル・ロジ
    ック・アレイ。
JP59190912A 1984-09-12 1984-09-12 プログラマブル・ロジツク・アレイ Pending JPS6169215A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP59190912A JPS6169215A (ja) 1984-09-12 1984-09-12 プログラマブル・ロジツク・アレイ
US06/774,684 US4661728A (en) 1984-09-12 1985-09-11 Programmable logic array circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59190912A JPS6169215A (ja) 1984-09-12 1984-09-12 プログラマブル・ロジツク・アレイ

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Publication Number Publication Date
JPS6169215A true JPS6169215A (ja) 1986-04-09

Family

ID=16265777

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59190912A Pending JPS6169215A (ja) 1984-09-12 1984-09-12 プログラマブル・ロジツク・アレイ

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US (1) US4661728A (ja)
JP (1) JPS6169215A (ja)

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US4661728A (en) 1987-04-28

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