JPH0418399B2 - - Google Patents
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- JPH0418399B2 JPH0418399B2 JP60039601A JP3960185A JPH0418399B2 JP H0418399 B2 JPH0418399 B2 JP H0418399B2 JP 60039601 A JP60039601 A JP 60039601A JP 3960185 A JP3960185 A JP 3960185A JP H0418399 B2 JPH0418399 B2 JP H0418399B2
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- JP
- Japan
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- pulse signal
- field effect
- signal
- mos field
- load element
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- 230000005669 field effect Effects 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 239000000872 buffer Substances 0.000 description 18
- 230000003111 delayed effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関し、特に、内部
同期型スタテイツクRAMのような半導体記憶装
置の改良に関する。
同期型スタテイツクRAMのような半導体記憶装
置の改良に関する。
第２図は従来の半導体記憶装置の一例としての
内部同期型スタテイツクRAMの構成を示すブロ
ツク図である。まず、第２図を参照して従来の半
導体記憶装置について説明する。アドレス信号
A1ないしANは入力バツフア１１ないし１Ｎに与
えられる。また、チツプセレクト入力信号ext
はCSバツフア２に入力され、このCSバツフア２
からはチツプセレクト入力信号が前述の入力
バツフア１１ないし１Ｎに共通的に入力される。
入力バツフア１１ないし１Ｎはそれぞれアドレス
信号とチツプセレクト信号を受けるNOR回路
を構成する。入力バツフア１１ないし１Ｎのそれ
ぞれの出力はアドレストランデイシヨンデイテク
タ（以下、ATDと称する）回路３１ないし３Ｎ
に与えれらる。このATD回路３１ないし３Ｎは
アドレス信号A1ないしANにおけるレベルの変化
に応じてワンシヨツトのパルス信号を発生するも
のである。ATD回路３１ないし３Ｎからそれぞ
れ出力されたワンシヨツトのパルス信号はNOR
回路４に与えられる。
内部同期型スタテイツクRAMの構成を示すブロ
ツク図である。まず、第２図を参照して従来の半
導体記憶装置について説明する。アドレス信号
A1ないしANは入力バツフア１１ないし１Ｎに与
えられる。また、チツプセレクト入力信号ext
はCSバツフア２に入力され、このCSバツフア２
からはチツプセレクト入力信号が前述の入力
バツフア１１ないし１Ｎに共通的に入力される。
入力バツフア１１ないし１Ｎはそれぞれアドレス
信号とチツプセレクト信号を受けるNOR回路
を構成する。入力バツフア１１ないし１Ｎのそれ
ぞれの出力はアドレストランデイシヨンデイテク
タ（以下、ATDと称する）回路３１ないし３Ｎ
に与えれらる。このATD回路３１ないし３Ｎは
アドレス信号A1ないしANにおけるレベルの変化
に応じてワンシヨツトのパルス信号を発生するも
のである。ATD回路３１ないし３Ｎからそれぞ
れ出力されたワンシヨツトのパルス信号はNOR
回路４に与えられる。
NOR回路４はMOS型電界効果トランジスタ４
１ないし４Ｎと負荷素子４０とから構成される。
すなわち、MOS型電界効果トランジスタ４１な
いし４Ｎはそれぞれのゲート入力がATD回路３
１ないし３Ｎの出力に接続され、各ソースは接地
電位に接続され、各ドレインは共通接続されてイ
ンバータ５の入力に接続される。インバータ５の
入力と電源電位Vccとの間には負荷素子４０が接
続される。この負荷素子４０はたとえばMOS型
電界効果トランジスタと抵抗との直列回路から構
成される。インバータ５はｎチヤネルMOS型電
界効果トランジスタを用いてＥ−Ｅ構成あるいは
Ｅ−Ｄ構成したものあるいはCMOS型のものに
よつて構成されている。
１ないし４Ｎと負荷素子４０とから構成される。
すなわち、MOS型電界効果トランジスタ４１な
いし４Ｎはそれぞれのゲート入力がATD回路３
１ないし３Ｎの出力に接続され、各ソースは接地
電位に接続され、各ドレインは共通接続されてイ
ンバータ５の入力に接続される。インバータ５の
入力と電源電位Vccとの間には負荷素子４０が接
続される。この負荷素子４０はたとえばMOS型
電界効果トランジスタと抵抗との直列回路から構
成される。インバータ５はｎチヤネルMOS型電
界効果トランジスタを用いてＥ−Ｅ構成あるいは
Ｅ−Ｄ構成したものあるいはCMOS型のものに
よつて構成されている。
第３図は第２図に示した従来の半導体記憶装置
の動作タイミング図である。次に、第２図および
第３図を参照して、従来の半導体記憶装置の動作
について説明する。まず、第３図ｂに示すよう
に、チツプセレクト入力信号extがローレベル
になると、チツプが能動化される。そして、第３
図ａに示すように、アドレス信号A1ないしANの
うちのいずれかのレベルが変化すると、入力バツ
フア１１ないし１Ｎのうちレベルの変化したアド
レス信号に対応するものの出力が変化する。そし
て、ATD回路３１ないし３Ｎのうち出力の変化
した入力バツフアに対応するものが第３図ｃに示
すようなワンシヨツトのパルス信号ATDiを発生
する。NOR回路４では、ATD回路３１ないし３
Ｎのいずれかからワンシヨツトのパルス信号
ATDiが入力されると、第３図ｄに示すような
ATD信号をインバータ５に与える。インバータ
５は信号の極性を反転して第３図ｅに示す
ATD信号を出力する。ここで信号は第３図
ｄに示すように、その立ち下がりは速いが立ち上
がりは電源電位Vccとインバータ５の入力との間
に接続された負荷素子４０による蓄電で行なわれ
るために遅くなつてしまう。このようにして、発
生されたATD信号は、図示しないセンスアンプ
回路やビツト線負荷などの周辺回路の動作時期を
制御するための基本クロツク信号として用いられ
る。
の動作タイミング図である。次に、第２図および
第３図を参照して、従来の半導体記憶装置の動作
について説明する。まず、第３図ｂに示すよう
に、チツプセレクト入力信号extがローレベル
になると、チツプが能動化される。そして、第３
図ａに示すように、アドレス信号A1ないしANの
うちのいずれかのレベルが変化すると、入力バツ
フア１１ないし１Ｎのうちレベルの変化したアド
レス信号に対応するものの出力が変化する。そし
て、ATD回路３１ないし３Ｎのうち出力の変化
した入力バツフアに対応するものが第３図ｃに示
すようなワンシヨツトのパルス信号ATDiを発生
する。NOR回路４では、ATD回路３１ないし３
Ｎのいずれかからワンシヨツトのパルス信号
ATDiが入力されると、第３図ｄに示すような
ATD信号をインバータ５に与える。インバータ
５は信号の極性を反転して第３図ｅに示す
ATD信号を出力する。ここで信号は第３図
ｄに示すように、その立ち下がりは速いが立ち上
がりは電源電位Vccとインバータ５の入力との間
に接続された負荷素子４０による蓄電で行なわれ
るために遅くなつてしまう。このようにして、発
生されたATD信号は、図示しないセンスアンプ
回路やビツト線負荷などの周辺回路の動作時期を
制御するための基本クロツク信号として用いられ
る。
次に、第３図ｆに示すようにチツプセレクト入
力信号extがハイレベルからローレベルに変化
した場合には、入力バツフア１１ないし１Ｎの出
力はすべてハイレベルからローレベルに変化す
る。このとき、チツプセレクト入力信号extが
ハイレベルからローレベルに変化したとき、この
チツプセレクト入力信号extはCSバツフア２
によつて遅延されて、第３図ｇに示すチツプセレ
クト信号としてハイレベルからローレベルに
変化する。すると、この遅延分だけ遅れて、
ATD回路３１ないし３Ｎの出力が変化し、結局
第３図ｊに示すATD信号はCSバツフア２によつ
て遅延された分だけ遅延することになる。
力信号extがハイレベルからローレベルに変化
した場合には、入力バツフア１１ないし１Ｎの出
力はすべてハイレベルからローレベルに変化す
る。このとき、チツプセレクト入力信号extが
ハイレベルからローレベルに変化したとき、この
チツプセレクト入力信号extはCSバツフア２
によつて遅延されて、第３図ｇに示すチツプセレ
クト信号としてハイレベルからローレベルに
変化する。すると、この遅延分だけ遅れて、
ATD回路３１ないし３Ｎの出力が変化し、結局
第３図ｊに示すATD信号はCSバツフア２によつ
て遅延された分だけ遅延することになる。
上述のごとく、従来の半導体記憶装置は第２図
に示すように構成されているため、CSバツフア
２よりチツプセレクト入力信号extが遅延され
ることにより、ATD信号が第３図に示す時間ｔ
だけ遅れることになる。すなわち、アドレス信号
A1ないしANによるアクセスよりも、チツプセレ
クト入力信号extによるアクセスが遅れてしま
うという欠点があつた。
に示すように構成されているため、CSバツフア
２よりチツプセレクト入力信号extが遅延され
ることにより、ATD信号が第３図に示す時間ｔ
だけ遅れることになる。すなわち、アドレス信号
A1ないしANによるアクセスよりも、チツプセレ
クト入力信号extによるアクセスが遅れてしま
うという欠点があつた。
それゆえに、この発明の主たる目的は、従来の
構成を大きく変化することなく、チツプセレクト
入力信号が変化したときにおける読出速度を向上
し得る半導体記憶装置を提供することである。
構成を大きく変化することなく、チツプセレクト
入力信号が変化したときにおける読出速度を向上
し得る半導体記憶装置を提供することである。
この発明は、複数のアドレス信号のそれぞれに
対応して設けられた第１のパルス信号発生回路か
らアドレス信号のレベルの変化に応じて第１のパ
ルス信号を発生し、その第１のパルス信号を
MOS型電界効果トランジスタを介して出力し、
電源電位とMOS型電界効果トランジスタのドレ
インとの間に第１の負荷素子が接続された半導体
記憶装置において、チツプセレクト信号がチツプ
を能動化するためのレベルに変化したことに応じ
て第２のパルス信号を発生し、この第２のパルス
信号に応じて第２の負荷素子と複数のMOS型電
界効果トランジスタとの時定数を制御し、複数の
MOS型電界効果トランジスタの動作速度を速め
るように制御される。
対応して設けられた第１のパルス信号発生回路か
らアドレス信号のレベルの変化に応じて第１のパ
ルス信号を発生し、その第１のパルス信号を
MOS型電界効果トランジスタを介して出力し、
電源電位とMOS型電界効果トランジスタのドレ
インとの間に第１の負荷素子が接続された半導体
記憶装置において、チツプセレクト信号がチツプ
を能動化するためのレベルに変化したことに応じ
て第２のパルス信号を発生し、この第２のパルス
信号に応じて第２の負荷素子と複数のMOS型電
界効果トランジスタとの時定数を制御し、複数の
MOS型電界効果トランジスタの動作速度を速め
るように制御される。
〔作用〕
この発明における半導体記憶装置は、チツプセ
レクト信号のレベル変化に応じて論理和回路から
出力される第１のパルス信号の後縁の立ち上がり
速度を速くすることにより、チツプセレクト信号
のレベル変化時におけるアクセスタイムがアドレ
ス信号変化時におけるアクセスタイムより遅れる
のを防止するものである。
レクト信号のレベル変化に応じて論理和回路から
出力される第１のパルス信号の後縁の立ち上がり
速度を速くすることにより、チツプセレクト信号
のレベル変化時におけるアクセスタイムがアドレ
ス信号変化時におけるアクセスタイムより遅れる
のを防止するものである。
第１図はこの発明の一実施例の概略ブロツク図
である。この第１図に示す半導体記憶装置は、前
述の第２図に示したCSバツフア２の出力にチツ
プセレクト信号がハイレベルからローレベル
に変化したときにワンシヨツトのCSパルス信号
を出力するCSTD回路を接続し、このCSTD回路
６から出力される信号を負荷素子７に与え
るようにしたものである。負荷素子７は電源電位
VccとNOR回路４に含まれるMOS型電界効果ト
ランジスタ４１ないし４Ｎの共通接続されたドレ
インとの間に接続されるｐチヤネルMOS型電界
効果トランジスタ７１と抵抗からなる負荷７２の
直列回路から構成される。
である。この第１図に示す半導体記憶装置は、前
述の第２図に示したCSバツフア２の出力にチツ
プセレクト信号がハイレベルからローレベル
に変化したときにワンシヨツトのCSパルス信号
を出力するCSTD回路を接続し、このCSTD回路
６から出力される信号を負荷素子７に与え
るようにしたものである。負荷素子７は電源電位
VccとNOR回路４に含まれるMOS型電界効果ト
ランジスタ４１ないし４Ｎの共通接続されたドレ
インとの間に接続されるｐチヤネルMOS型電界
効果トランジスタ７１と抵抗からなる負荷７２の
直列回路から構成される。
なお、第３図ｋないしｐは第１図に示したこの
発明の一実施例のタイミング図を示している。チ
ツプセレクト入力信号extが第３図ｋに示すよ
うにハイレベルからローレベルに変化すると、第
３図ｌに示すようにチツプセレクト信号はCS
バツフア２によつて一定時間遅延され、ハイレベ
ルからローレベルに変化する。一方、入力バツフ
ア１１ないし１Ｎの出力はローレベルに固定され
ているが、チツプセレクト信号がローレベル
になつたことにより、アドレス信号A1ないしAN
のレベル変化に応じて変化する。すると、ATD
回路３１ないし３Ｎは前述の第２図の説明と同様
にして、第３図ｎに示すワンシヨツトのパルス信
号ATDiを出力する。このとき、ワンシヨツトの
パルス信号ATDiはCSバツフア２による遅延分
だけ遅れている。
発明の一実施例のタイミング図を示している。チ
ツプセレクト入力信号extが第３図ｋに示すよ
うにハイレベルからローレベルに変化すると、第
３図ｌに示すようにチツプセレクト信号はCS
バツフア２によつて一定時間遅延され、ハイレベ
ルからローレベルに変化する。一方、入力バツフ
ア１１ないし１Ｎの出力はローレベルに固定され
ているが、チツプセレクト信号がローレベル
になつたことにより、アドレス信号A1ないしAN
のレベル変化に応じて変化する。すると、ATD
回路３１ないし３Ｎは前述の第２図の説明と同様
にして、第３図ｎに示すワンシヨツトのパルス信
号ATDiを出力する。このとき、ワンシヨツトの
パルス信号ATDiはCSバツフア２による遅延分
だけ遅れている。
ATD回路３１ないし３Ｎのいずれかから出力
されたワンシヨツトのパルス信号ATDiはMOS
型電界効果トランジスタ４１ないし４Ｎのいずれ
かを介して、第３図ｏに示す信号としてイ
ンバータ５に入力される。インバータ５の入力す
なわち信号はATD回路３１ないし３Ｎの出
力のパルスの立ち上がりを受けて急速に立つ下が
り、そのパルスの立ち下がりを受けて緩かに立ち
上がる。この立ち上がりは電源電位Vccとインバ
ータ５の入力との間に接続された負荷素子４０だ
けによつて行なわれるために緩かに立ち上がる。
されたワンシヨツトのパルス信号ATDiはMOS
型電界効果トランジスタ４１ないし４Ｎのいずれ
かを介して、第３図ｏに示す信号としてイ
ンバータ５に入力される。インバータ５の入力す
なわち信号はATD回路３１ないし３Ｎの出
力のパルスの立ち上がりを受けて急速に立つ下が
り、そのパルスの立ち下がりを受けて緩かに立ち
上がる。この立ち上がりは電源電位Vccとインバ
ータ５の入力との間に接続された負荷素子４０だ
けによつて行なわれるために緩かに立ち上がる。
一方、CSTD回路６はCSバツフア２の出力す
なわちチツプセレクト力信号がハイレベルか
らローレベルに変化したことに応じて、第３図ｍ
に示すようなワンシヨツトのパルス信号を
出力する。このパルス信号に応じて、ｐチ
ヤネルMOS型電界効果トランジスタ７１がオン
し、電源電位Vccとインバータ５の入力との間の
インピーダンスが低下する。このために、このイ
ンピーダンスと、MOS型電界効果トランジスタ
４１ないし４Ｎの容量との積である時定数が減少
し、第３図ｏに示すように信号が急峻に立
上がる。したがつて、第３図ｐに示すATD信号
の立下がりが速くなり、チツプセレクト入力信号
CSextが変化したときにおけるアクセスタイム
が、CSバツフア２による遅れ分だけアドレス信
号A1ないしANによるアクセスよりも遅れ時間が
補償され、アドレス信号A1ないしANによるアク
セスと同等のチツプセレクト信号によるアクセス
を得ることができる。
なわちチツプセレクト力信号がハイレベルか
らローレベルに変化したことに応じて、第３図ｍ
に示すようなワンシヨツトのパルス信号を
出力する。このパルス信号に応じて、ｐチ
ヤネルMOS型電界効果トランジスタ７１がオン
し、電源電位Vccとインバータ５の入力との間の
インピーダンスが低下する。このために、このイ
ンピーダンスと、MOS型電界効果トランジスタ
４１ないし４Ｎの容量との積である時定数が減少
し、第３図ｏに示すように信号が急峻に立
上がる。したがつて、第３図ｐに示すATD信号
の立下がりが速くなり、チツプセレクト入力信号
CSextが変化したときにおけるアクセスタイム
が、CSバツフア２による遅れ分だけアドレス信
号A1ないしANによるアクセスよりも遅れ時間が
補償され、アドレス信号A1ないしANによるアク
セスと同等のチツプセレクト信号によるアクセス
を得ることができる。
なお、上述の実施例では、負荷素子７をｐチヤ
ネルMOS型電界効果トランジスタ７１と抵抗７
２との直列接続としたが、ｐチヤネルMOS型電
界効果トランジスタ７１のみで構成してもよい。
すなわち、CSTD回路６から出力されるパルス信
号によつて制御可能な負荷素子であればど
のようなものでもよい。
ネルMOS型電界効果トランジスタ７１と抵抗７
２との直列接続としたが、ｐチヤネルMOS型電
界効果トランジスタ７１のみで構成してもよい。
すなわち、CSTD回路６から出力されるパルス信
号によつて制御可能な負荷素子であればど
のようなものでもよい。
以上のように、この発明によれば、チツプセレ
クト信号のレベル変化に応じて第２のパルス信号
を発生し、この第２のパルス信号に応じて第２の
負荷素子と複数のMOS型電界効果トランジスタ
との時定数を制御して、MOS型電界効果トラン
ジスタの動作速度を速め、第１のパルス信号発生
回路からの第１のパルス信号の立上がりを急峻に
することができ、アドレス信号によるアクセスに
対する遅れを防止できる。
クト信号のレベル変化に応じて第２のパルス信号
を発生し、この第２のパルス信号に応じて第２の
負荷素子と複数のMOS型電界効果トランジスタ
との時定数を制御して、MOS型電界効果トラン
ジスタの動作速度を速め、第１のパルス信号発生
回路からの第１のパルス信号の立上がりを急峻に
することができ、アドレス信号によるアクセスに
対する遅れを防止できる。
第１図はこの発明の一実施例の概略ブロツク図
である。第２図は従来の半導体記憶装置のブロツ
ク図である。第３図は第１図および第２図の動作
を説明するためのタイミング図である。 図において、１１ないし１Ｎは入力バツフア、
２はCSバツフア、３１ないし３ＮはATD回路、
４はNOR回路、４１ないし４ＮはMOS型電界効
果トランジスタ、５はインバータ、６はCSTD回
路、７は負荷素子、７１はｐチヤネルMOS型電
界効果トランジスタ、７２は負荷抵抗を示す。
である。第２図は従来の半導体記憶装置のブロツ
ク図である。第３図は第１図および第２図の動作
を説明するためのタイミング図である。 図において、１１ないし１Ｎは入力バツフア、
２はCSバツフア、３１ないし３ＮはATD回路、
４はNOR回路、４１ないし４ＮはMOS型電界効
果トランジスタ、５はインバータ、６はCSTD回
路、７は負荷素子、７１はｐチヤネルMOS型電
界効果トランジスタ、７２は負荷抵抗を示す。
Claims (1)
- 【特許請求の範囲】 １ メモリセルのアドレスを指定するための複数
のアドレス信号にそれぞれに対応して設けられ、
対応するアドレス信号におけるレベルの変化に応
じて第１のパルス信号を発生する第１のパルス信
号発生回路と、 チツプセレクト信号がチツプを能動化するため
のレベルに変化したことに応じて、第２のパルス
信号を発生する第２のパルス信号発生回路と、 ゲートが前記複数の第１のパルス信号発生回路
の出力に接続され、ソースが接地電位に接続さ
れ、ドレインが共通接続された複数のMOS型電
界効果トランジスタと、 電源電位と前記共通接続された複数のMOS型
電界効果トランジスタのドレインとの間に接続さ
れた第１の負荷素子と、 前記電源電位と前記共通接続された複数の
MOS型電界効果トランジスタのドレインとの間
に接続され、前記第２のパルス信号発生回路から
の第２のパルス信号によつて制御される第２の負
荷素子とを備えた半導体記憶装置。 ２ 前記第２の負荷素子は、MOS型電界効果ト
ランジスタを含む特許請求の範囲第１項記載の半
導体記憶装置。 ３ 前記第２の負荷素子は、MOS型電界効果ト
ランジスタと抵抗との直列回路を含む特許請求の
第１項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039601A JPS61196498A (ja) | 1985-02-26 | 1985-02-26 | 半導体記憶装置 |
| DE19863603289 DE3603289A1 (de) | 1985-02-26 | 1986-02-04 | Halbleiter-speicherelement |
| FR8602651A FR2578085B1 (fr) | 1985-02-26 | 1986-02-26 | Dispositif de memoire a semiconducteur |
| US07/133,153 US4893282A (en) | 1985-02-26 | 1987-12-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039601A JPS61196498A (ja) | 1985-02-26 | 1985-02-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61196498A JPS61196498A (ja) | 1986-08-30 |
| JPH0418399B2 true JPH0418399B2 (ja) | 1992-03-27 |
Family
ID=12557629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039601A Granted JPS61196498A (ja) | 1985-02-26 | 1985-02-26 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4893282A (ja) |
| JP (1) | JPS61196498A (ja) |
| DE (1) | DE3603289A1 (ja) |
| FR (1) | FR2578085B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766665B2 (ja) * | 1988-03-31 | 1995-07-19 | 株式会社東芝 | 半導体記憶装置 |
| US5228003A (en) * | 1988-04-15 | 1993-07-13 | Seiko Epson Corporation | Semiconductor memory |
| JPH0261894A (ja) * | 1988-08-25 | 1990-03-01 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ |
| JPH0289286A (ja) * | 1988-09-27 | 1990-03-29 | Seiko Epson Corp | 半導体記憶装置 |
| JPH0821849B2 (ja) * | 1988-10-25 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
| KR900015148A (ko) * | 1989-03-09 | 1990-10-26 | 미다 가쓰시게 | 반도체장치 |
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