JPH0294096A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路に関し、特にデータ線プリチャ
ージ方弐を採用したＳＲＡＭに関するものである。

〔従来の技術〕

従来のこの種の半導体記憶回路は例えば第４図に示すよ
うに構成されている。複数のメモリセル９ａ、９ｂ・・
・９ｎ夫々がビット線４、反転ビット線５及びワード線
８ａ、８ｂ、・・・８ｎと接続されている。ビット線４
及び反転ビット線５の一端は夫々ピント線負荷用Ｎチャ
ネルＭＯ３）ランジスタ１０及び１１を各別に介して電
［Ｖｃｃと接続されている。ビット線４及び反転ビット
線５の他端は列選択ＮチャネルＭＯＳトランジスタ１２
及び１３を各別に介してＩ１０線６及び反転Ｉ１０線７
と各接続されている。またビット線４及び反転ビット線
５はディスチャージ用トランジスタ５０及び５１を介し
て接地されている。

Ｉ１０線６及び反転Ｉ１０線７は他の列のビット線と接
続されており、書き込み回路２０、センスアンプ２２及
びＩ１０線負荷用ＰチャネルＭＯ３）ランジスタ１４及
び１５を各別に介して電源Ｖｃｃと接続されている。ま
たＩ１０線６はディスチャージ用Ｎチャネルトランジス
タ５２．５４の直列回路を介して接地されでおり、反転
Ｉ１０線７はディスヂャージ用Ｎチャネルトランジスタ
５３．５５の直列回路を介して接地されている。

センスアンプ２２は、Ｐ、ＮチャネルＭＯ３＋−ランジ
スタフ０．７２の直列回路と、Ｐ、ＮチャネルＭ○Ｓト
ランジスタ７１７３の直列回路とを並列接続してカレン
トミラーを構成している第１のセンスアンプ部Ａ、Ｐ、
ＮチャネルＭＯＳトランジスタ７４．７６　ノ直列回路
と、Ｐ、Ｎチ＋ネルＭＯ３ｌ・ランジスク７５．７７の
直列回路とを並列接続してカレントミラーを構成してい
る第２のセンスアンプ部Ｂ、Ｐ、Ｎ−Ｆ−＋ネルＭＯ３
Ｉ−ラフシフ１．タフ８，８０　ノ直列回路と、Ｐ、Ｎ
チャネルＭＯＳ）ランジスタフ９．８１の直列回路とを
並列接続してカレントミラーを構成している第３のセン
スアンプ部Ｃにより構成されている。そして第１．第２
のセンスアンプ部Ａ、Ｂは並列接続され、ＰチャネルＭ
ｏｓトランジスタ７０，７１，７４．７５の共通接続部
を電源Ｖｃｃと接続し、ＮチャネルＭＯＳトランジスタ
７２．７３７６．７７の共通接続部をパワーカシト用Ｎ
チ→・ネルＭＯ３）ランジスタ８２を介して接地してい
る。第３のセンスアンプ部ＣのＰチャネルＭＯ３＋・ラ
ンジスタフ８．７９の共通接続部を電ｆｉＶｃｃと接続
していて、ＮチャネルＭＯＳ）ランジスタ８０，８１の
共通接続部をパワーカット用ＮチャネルＭＯＳトランジ
スタ８３を介して接地している。またＭＯ３Ｉ−ランジ
スタフ０と７２との接続中間点から出力される正論理信
号Ｄｏは第３のセンスアンプ部ＣのＭＯＳトランジスタ
８０のゲートへ、ＭＯ３＋−ランジスタフ５、７７の接
続中間点から出力される負論理信号ＤＯはＭＯＳ）ラン
ジスタ８１のゲート与えられている。

更に、ＭＯＳ）ランジスタフ２．７６のゲート及びＭＯ
Ｓトランジスタ７３．７７のゲートは、反転Ｉ１０線７
及びＩ１０線６と各別に接続されている。なお、ＭＯＳ
）ランジスタフ０，７］　のゲートをＭＯＳ）ランジス
ク７Ｌ７３の接続中間点に、ＭＯＳトランジスタ７４．
７５のゲートをＭＯＳ）ランジスタフ４．．７６の接続
中間点に、ＭＯ３＋−ランシスタフ８．７９のゲートを
ＭＯ３＋−ランジスタフ８．８０の接続中間点に接続し
ている。そしてブロック選択信号φ１はＭＯＳトランジ
スタ１０．１１の各ゲートへ、反転ブロック選択信号φ
１はＭＯＳ）ランジスタ１４，１５，５２５３．８２．
８３の各ゲートへ入力されている。列選択信号φ２はＭ
ＯＳトランジスタ１２，５０，５１．１３の各ゲートへ
入力されている。また、前記書き込み回路２０にはデー
タＤＴが入力される。

次にこの半導体記憶回路の動作を説明する。ここでは説
明を簡単にすべくメモリセル９ａには「Ｈ」が、メモリ
セル９ｂには「Ｌ」が記憶されており、列選択信号φ２
はブロック選択信号φ１と同期していると仮定する。

第５図はデータ読出し時のタイミングヂャートである。

先ず期間に１ではプリチャージが行われて、ビット線４
．５の電位は、電源電圧Ｖｃｃから、ＭＯＳ）ランジス
タ１０，１１の閾値ｖｔｈを差し引いたＶｃｃ−Ｖｔｈ
まで、Ｉ１０線６及び反転Ｉ１０線７の電位がＶｃｃま
で上昇する。次に期間Ｗ２では列選択信号φ２により列
選択ＭＯ３）ランジスタ１２，１３がオンする。このと
きビット線ディスヂャージ用トランジスタ５０．５１が
同時にオンし、またＩ１０線ディスチャージ用トランジ
スタ５２，５４．５３．５５がオンして、ピント線４２
反転ビット線５及びＩ１０線６及び反転Ｉ１０線７の電
位が次第に低下する。またワード線８ａの電位Ｖ８ａが
「Ｈ」になりメモリセル９ａのデータ読出しが行われる
。ここでメモリセル９ａはｒＨ，であるための反転ピン
ト線５の電荷が、メモリセル９ａにより、放電するから
、反転ピッ１−線５の電位は右下がりの直線ＢＴの如く
、またビット線４の電位は右下がりの直線ＢＴの如く低
下して、ピント線４の電位に比べて反転ビット線５の電
位の低下が大きくなり、この信号が列選択ＭＯ３＋−ラ
ンジスタ１２及び１３を介してＩ１０線６及び反転Ｉ１
０線７に各別に与えられる。それにより反転Ｉ１０線７
はプリチャージ電荷を徐々に放電して、直線ＩＯの如く
低下してビット線４の電位と同電位になり、反転Ｉ１０
線７のプリチャージ電荷が、直線ＩＯの如く低下しＩ１
０線６の電荷の放電より早く放電して反転ビット線５の
電位と同電位となる。一方、センスアンプ２２では、Ｉ
１０線６及び反転Ｉ１０１０線７僅かの電位変化を検出
、増幅し、データ出力Ｘを次段へ出力する。期間−３で
は、再びプリチャージが行われ、ビット線４及び反転ビ
ット線５はＶｃｃｖｔｈまで、Ｉ１０線６及び反転Ｉ１
０線７は電源電圧Ｖｃｃまで上昇する。次に期間−４で
は、ワード線８ｂの電位Ｖ８ｂが町］」になり、メモリ
セル９ｂが選１尺される。メモリセル９ｂは「Ｌ」であ
るため、期間間における場合とは反対にビット線４の電
位は直線ＢＴの如く低下し、反転ビット線５の電位の低
下は直線ＢＴの如くなって、ビット線４の電位の低下が
反転ビット線５の電位の低下より大きくなる。同様にし
てＩ１０線６、反転Ｉ１０線７の電位は直線１０．１０
の如（、Ｉ１０線６の電位が反転Ｉ１０線７の電位より
大きく低下し、その変化をセンスアンプ２２が検出、増
幅する。このようにしてメモリセル９ａ、９ｂ・・・９
ｎの各データ出力Ｘを外部へ出力する。

〔発明が解決しようとする課題］ 従来の半導体記憶回路は、Ｉ１０線及び反転１１０線の
信号をカレントミラーを構成している第１、第２のセン
スアンプ部Ａ、Ｂへ与えている。このカレントミラーは
電源電圧に比べて入力電圧が高い場合は利得が低い特性
を有しており、センスアンプへの入力信号となるＩ１０
線、反転Ｔ１０線が電源電圧までプリチャージされた場
合はセンスアンプ２２の利得は低くなる。また電源電圧
Ｖｃｃが急激に低下した場合、ピント線４、反転ビット
線５及びＩ１０１０線６転Ｉ１０線７の各電位は夫々の
寄生静電容量により、高い電位に保持されるのに対し、
センスアンプ２２の電源電圧Ｖｃｃが低下するために、
相対的に極めて高い入力端子が印加されたことになる。

それ故、センスアンプ２２の利得が大幅に低下して、メ
モリセル２２のアクセス時間が極めて長くなるという問
題がある。これを解消すべ〈従来は、ビット線４、反転
ビット線５、Ｉ１０線６、反転Ｉ１０線７に夫々ディス
チャージ回路を付加して各信号線の電位を低下させて高
い利得が得られるようにしている。しかし、このように
すれば半導体記憶回路の動作範囲が狭く、動作が不安定
になるという問題がある。

本発明は斯かる問題に鑑み、動作範囲が広く、動作が安
定しており、しかも常に高利得が得られる半導体記憶回
路を提供することを目的とする。

〔課題を解決するための手段］ 本発明に係る半導体記憶回路は、メモリセルが列選択ト
ランジスタを介して接続されている信号線の信号が与え
られる、第２導電型トランジスタで構成されたクロスカ
ップル型センスアンプからなる前段のセンスアンプ部と
、該センスアンプ部の出力が与えられる第１．第２導電
型トランジスタで構成されたカレントミラーからなる後
段のセンスアンプ部とを備えるセンスアンプを設ける。

〔作用］ 信号線の負荷としての第１導電型トランジスタは、メモ
リセルが列選択トランジスタを介して接続されている前
記信号線をプリチャージする。列選択トランジスタのオ
ンによりメモリセルと信号線とが接続される。信号線の
信号はクロスカップル型センスアンプからなる前段のセ
ンスアンプ部へ与えられる。前段のセンスアンプ部の出
力はカレントミラーからなる後段のセンスアンプ部へ与
えられる。前段及び後段のセンスアンプ部により、前記
信号線の電位変化を検出、増幅してセンスアンプはデー
タを出力する。これにより信号線のディスチャージ回路
を用いずに、センスアンプの利得を高め得る。また高速
、高利得のデータ読出しができる。

〔実施例〕

以下本発明をその実施例を示す図面によって詳述する。

第１図は本発明に係る半導体記憶回路の部分回路図であ
る。複数のメモリセル９ａ、９ｂ・・・９ｎが夫々ビッ
ト線４、反転ビット線５及びワード線８ａ、８ｂ・・・
８ｎと接続されている。ビット線４及び反転ビット線５
の一端は夫々ピント線負荷用ＮチャネルＭＯ３）ランジ
スタ１０及び１１を各別に介して電源νｃｃと接続され
ている。ビット線４及び反転ビット線５の他端は列選択
ＮチャネルＭＯ３）ランジスタ（以下列選択トランジス
タという）　１２及び１３を各別に介してＩ１０線６及
び反転Ｉ１０線７と各接続されている。Ｉ１０線６及び
反転Ｉ１０線７は他の列の図示しないビット線及び反転
ビット線と接続されており、また書き込み回路２０、セ
ンスアンプ２２及びＩ１０線負荷用ＮチャネルＭＯ３）
ランジスタ（以下Ｉ１０線負荷用トランジスタという）
１４、１５を介して電源Ｖｃｃと接続されている。

センスアンプ２２は、ＮチャネルＭＯＳトランジスタ３
１，３２．３３の直列回路と、ＮチャネルＭＯＳトラン
ジスタ３４，３５．３６の直列回路とを並列接続してお
り、ＭＯＳトランジスタ３２のゲートをＭＯ３Ｉ−ラン
ジスタ３４と３５との接続中間点に、ＭＯＳトランジス
タ３５のゲートをＭＯ３＋−ランジスタ３１と３２との
接続中間点に接続して、ＭＯＳトランジスタ３１．３４
の共通接続部を電源Ｖｃｃと、ＭＯ３＋−ランジスタ３
３，３６の共通接続部をＭＯＳ）ランジスタ３７を介し
て接地して構成しているクロスカップル型の前段のセン
スアンプ部りを備えている。またＰチャネルＭＯ３）ラ
ンジスタ４０とＮチャネルＭＯＳトランジスタ４２との
直列回路と、ＰチャネルＭＯ３）ランジスタ４１とＮチ
ャネルＭＯ３Ｉ−ランジスタ４３との直列回路とを並列
接続しており、ＭＯＳトランジスタ４０．４１のゲート
をＭＯＳトランジスタ４０，４２の接続中間点と接続し
て、ＭＯ３Ｉ−ランジスタ４０，４１の共通接続部を電
源Ｖｃｃと接続し、ＭＯＳトランジスタ４２．４３の共
通接続部をパワーカット用ＮチャネルＭＯ３）ランジス
タ４４を介して接地してカレントミラーを構成している
後段のセンスアンプ部Ｅを備えている。

そしてＭＯＳ）ランジスタ３１，３２の接続中間点から
出力される負論理信号詰は後段のセンスアンプ部ＥのＭ
Ｏ３Ｉ−ランジスタ４２のゲートへ、ＭＯＳトランジス
タ３４．３５の接続中間点がら出力される正論理信号Ｄ
ｏはＭＯ３＋・ランジスタ４３のゲートへ各入力されて
いる。またＭＯＳ　ｌ−ランジメタ３１３６ノゲートを
Ｉ１０線６と、Ｍｏｓトランジスタ３３３４のゲートを
反転Ｉ１０線７と接続されている。

そしてブロンク選択信号φ１はＭＯＳ）ランジスタ１０
．１１の各ゲートへ、反転ブロック信号Ｔ「はＭｏｓ＋
−ランジスク１４，１５，３７．４４の各ゲートへ入力
されている。列選択信号φ２は列選択ＭＯＳトランジス
タ１２．１３の各ゲートへ入力されている。

次にこのように構成した半導体記憶回路の動作を説明す
る。ここでは簡単のため、メモリセル９ａにはｒ　ＨＪ
が、メモリセル９ｂには「Ｌ」が記憶されており、既に
列選択信号φ２によりＭＯＳトランジスタ１２．１３が
オンしていると仮定する。第２図はデータ読出し時のタ
イミングチャートである。

先ず期関町では、プリチャージが行われ、ピント線、反
転ビット線４，５の電位が電源電圧ＶｃｃからＭＯＳ）
ランジスタ１２．１３の閾値ｖｔｈを差し引いたＶｃｃ
−Ｖｔｈまで、Ｉ１０線、反転Ｉ１０線の電位が電源電
圧Ｖｃｃまで上昇する。

次に期間Ｗ１ではワード線８ａの電位Ｖ８ａがｒＨ。

になりメモリセル９ａのデータの読出しが行われる。

メモリセル９ａは「Ｉ］」であるため、反転ビット線５
の電荷が放電し、その電位がメモリセル９ａによって直
線計の如く急激な右下がりとなって低下するのに対し、
ビット線４の電荷は放電せずその電位は直線ＢＴの如く
低下せずに保持される。そしてこれらの電位はＭＯ３Ｉ
−ランジスタ１２．１３を各別に介してＩ１０線６、反
転Ｉ１０線７へ与えられ、Ｉ１０線６はプリチャージの
電荷を徐々に放電して直線■０の如く低下してビット線
４の電位ＢＴと同電位になる。

一方、反転Ｉ１０線７はプリチャージの電荷をＩ１０線
６の放電よりも速く放電し直線■０の如く低下し反転ヒ
ツト線５の電位と同電位になる。センスアンプ２２では
Ｉ１０線６と反転Ｉ１０線７との間の僅かな電位変化を
検出、増幅してデータ出力Ｘを次段の図示しないバッフ
ァへ出力する。また期間Ｗ３では再びプリチャージが行
われ、ビット線４、反転ビット線５の電位はＶｃｃ−Ｖ
ｔｈまで、Ｉ１０線６、反転Ｉ１０線７の電位はＶｃｃ
まで上昇する。次に期間誓４では、ワード線８ｂの電位
Ｖ８ｂが「１１」になり、メモリセル８ｂが選択される
。メモリセル８ｂは「Ｌ」であるため、期間Ｗ２におけ
る場合とは反対に直線ＢＴに示す如くビット線４の電位
が低下し、反転ビット線５の電位は直線ＢＴの如く低下
せずに保持される。同様にして反転Ｉ１０線７の電位が
変化し、直線１０の如く徐々に低下し、反転ビット線５
と同電位となる。またＩ１０線６の電位が直線ＩＯの如
く急激に右下がりで低下してビット線５の電位と同電位
になる。そしてＩ１０線と反転Ｉ１０線間の電位変化を
センスアンプ２２が検出、増幅して、データ出力Ｘを次
段の図示しないバンファへ出力する。

このようにして各メモリセルのデータを外部へ出力する
ことができる。

それ故、この半導体記憶回路は、ＭＯＳトランジスタに
よるディスチャージ回路が不要であるため動作範囲が広
く安定した動作が保証される。まりＩｌｏ、反転Ｉ１０
線負荷としてＰチャネルＭＯＳトランジスタを用いるた
め、Ｉｌｏ　、反転Ｉ１０線６７のプリチャージ電位が
、ビット線４１反転ビット線５の電位に比べてＮチャネ
ルＭＯＳトランジスタの閾値νｔｈだけ高くなり、列選
択ＭＯ３）ランジスタ１２．１３の動作遅れが少なくな
る。またＩ１０反転１１０１６，７の動作範囲が広くな
るため、闇値制御等の特殊な制御をしなくともクロスカ
ップル型センスアンプ部りの使用が可能であり、クロス
カップル型センスアンプ部りは入力電圧が高い範囲で利
得が大きく、しかもレベルシフトの機能を有しており、
電源電圧Ｖｃｃが例えば５■のとき、出力電圧は２．３
■程度であり、後段のセンスアンプ部Ｅのカレントミラ
ーは高利得の範囲での動作が可能になる。つまり、ｌ１
０１反転Ｉ反転線負荷をＰチャネルＭＯ３）ランジスタ
にして、前段のセンスアンプ部にクロスカップル型を、
後段にカレントミラーを用いることにより高速、高利得
であり、高信頼でデータの読出しが可能になる。

更にクロスカップル型センスアンプは入力電圧が高い範
囲で高利得であるから、電源電圧が角、激に低下した場
合でも高い信頼性を保持できる。

第３図は本発明の他の実施例を示す半導体記憶回路の回
路図である。ビット線４及び反転ビット線５の一端は、
ＰチャネルＭＯ３Ｉ−ランジスタ１６及び１７を各別に
介して電ｉ１！ＸＶｃｃと接続されている。

ビット線４及び反転ビット線５の他端は、列選択トラン
ジスタたるＮチャネルＭＯＳトランジスタ１２とＰチャ
ネルＭＯ３）ランジスタ１８との並列回路及びＮチャネ
ルＭＯ３）ランジスタ１３とＰチャネルＭＯ３）ランジ
スタ１９との並列回路を各別に介してＩ１０線６及び反
転１／Ｃｔ線７と接続されている。またビット線４はＮ
チャネルＭＯＳトランジスタ５０を介して、反転ビット
線５はＮチャネルＭＯＳトランジスタ５１を介して夫々
接地されている。

更にＮチャネルＭＯＳトランジスタ１２．５０のゲトを
インバータ２４の入力側と、ＮチャネルＭＯＳトランジ
スタ１３．５１のゲートをインバータ２４の入力側と接
続しており、インバータ２４の出力側をＰチャネルＭＯ
３）ランジスタ１Ｂ、１９の各ゲートと接続している。

その他の回路構成は第１図に示した回路と同様になって
いる。なお、ＰチャネルＭＯ３）ランジスタ１６．１７
のゲートには反転ブロック選択信号７「が与えられ、イ
ンバータ２４及びＮチャネルＭＯＳトランジスタ＋２．
５０．１３．５１のゲートのゲートには列選択信号φ２
が与えられている。

この第３図に示した半導体記憶回路は、ビット線及び反
転ビット線の静電容量と、Ｉ１０線及び反転Ｉ１０線の
静電容量とがＮ、　　ＰチャネルＭＯＳトランジスタ１
２．１８及びＮ、ＰチャネルＭＯＳトランジスタ１３．
１９を各別に介して容量結合するから、Ｉ１０１０線転
Ｉ１０線６，７の電位が高くてもそれらのＮ、Ｐチャネ
ルＭＯ３）ランジスタ１２．１Ｂ及び１３．１９がオン
した場合にはビット線４２反転ビア）線５と、１７０線
６１反転Ｉ１０線７が容量分割される。そしてビット線
４、反転ビット線５の静電容量がＩ１０線６、反転Ｉ１
０線７の静電容量より大幅に大きい場合は、Ｉ１０線６
、反転Ｉ１０線７の電位が低くなって、センスアンプ２
２の利得等の特性が低下することになるが、この実施例
においてはビット線４、反転ビット線５の負荷としての
ＭＯＳトランジスタにＰチャネルＭＯ３）ランジスタ１
６，１７を用いているから、ＮチャネルＭＯ３）ランジ
スタの閾値ｖｔｈだけビット線４、反転ビット線５の電
位を上昇させ得て、センスアンプ２２の動作裕度及び利
得を大きくなし得る等、高特性を維持することが可能に
なる。

なお、本実施例においてはＩ１０線、反転Ｉ１０線の負
荷としてＰチャネルＭＯＳトランジスタを、クロスカッ
プル型センスアンプにＮチャネルＭＯＳトランジスタを
用いたが、それに限定されず夫々のトランジスタに反対
のチャネルのＭＯＳ）うンジスタを用いてもよい。

〔発明の効果〕

以−に詳述したように本発明によれば、ビット線、反転
ビット線及びＩ１０線、反転Ｉ１０線にディスチャージ
回路が不要となり、動作範囲が広くなりアクセス動作が
安定する。Ｉ１０線及び反転Ｉ１０線負荷としてＩ）チ
ャネルＭＯ３Ｉ−ランジスタを用いるためＩ１０線、反
転Ｉ１０線のプリチャージ電位がビット線に比べてＮチ
ャネルＭＯ３）ランジスタの閾値ｖｔｈだけ上昇し、列
選択ＭＯ３）ランジスタによる動作の遅れも少なくなる
。またＩ１０線、反転Ｉ１０線の動作範囲が広くなるた
め、闇値制御等の特別な制御をしなくとも前段のクロス
カンプル型センスアンプの使用が可能となり、そしてこ
のクロスカップル型センスアンプは入力電圧が高い範囲
で利得が大きく、且つレベルシフトの機能を有するから
、後段のカレントミラーは高利得の範囲でアクセス動作
が可能になる。つまり、Ｉ１０線。

反転Ｉ１０線負荷をＰチャネルＭＯ３）ランジスタとし
、初段にクロスカンプル型センスアンプを、その後段に
カレントミラーを用いることにより高速、高利得、且つ
高信頬性の半導体記憶回路を提供できる。更にクロスカ
ップル型センスアンプは入力電圧が高い範囲で高利得が
得られるから、電源電圧が急激に低下した場合でも高信
頬性が損なわれない優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶回路の部分回路図、第
２図はそのデータ読み出し時のタイミングチャート、第
３図は本発明の他の実施例を示す半導体記憶回路の部分
回路図、第４図は従来の半導体記憶回路の部分回路図、
第５図はそのデータ読み出し時のタイミングチャートで
ある。 ４　・・ビット線　５　・・反転ビット線　６　・・ｌ
１０７　・・反転Ｉ１０線　　８ａ　、　８ｂ・・・８
ｎ・・ワード線９ａ、９ｂ・・・９ｎ・・メモリセル　
　１２．１３　　・・列選択ＮチャネルＭＯＳトランジ
スタ　　１４．１５　　・・ＰチャネルＭＯ３Ｉ−ラン
ジスタ　　１６．１７　　・・ＰチャネルＭＯＳトラン
ジスタ（ビット、反転ビット線負荷用） 線 ２２・・センスアンプ Ｄ・・前段のセンスアンプ部（クロスカップル型センス
アンプ）　Ｅ・・後段のセンスアンプ部（カレントミラ
ー） なお、図中、同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、メモリセルが列選択トランジスタを介して信号線と
   接続され、該信号線がセンスアンプと接続されており、
   前記信号線にその負荷としての第１導電型トランジスタ
   が接続されてなる半導体記憶回路において、 前記信号線の信号が与えられる第２導電型 トランジスタで構成されたクロスカップル型センスアン
   プからなる前段のセンスアンプ部と、該センスアンプ部
   の出力が与えられる第１、第２導電型トランジスタで構
   成されたカレントミラーからなる後段のセンスアンプ部
   とを備えるセンスアンプを設けていることを特徴とする
   半導体記憶回路。