JPS61112362A - 半導体装置 - Google Patents
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- JPS61112362A JPS61112362A JP59233105A JP23310584A JPS61112362A JP S61112362 A JPS61112362 A JP S61112362A JP 59233105 A JP59233105 A JP 59233105A JP 23310584 A JP23310584 A JP 23310584A JP S61112362 A JPS61112362 A JP S61112362A
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- semiconductor
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- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
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- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体チップの実装技術に係り、特に、シリ
コン（Ｓｉ）集積回路チップとガリウムヒ素（ＱａＡｓ
）集積回路チップを混在して実装する場合に適用して有
効な技術に関するものである。
コン（Ｓｉ）集積回路チップとガリウムヒ素（ＱａＡｓ
）集積回路チップを混在して実装する場合に適用して有
効な技術に関するものである。
シリコンチップのマルチチップ実装は１例えば、第３図
に示すように、パッケージ基板１の上にシリコンからな
る半導体チップ塔載基板（以下、マザーチップという）
２を接着し、その上に複数のシリコンチップ７をフリッ
プチップ方式の突起な極６を介して実装し、各シリコン
チップ間を配線３により接続し、ボンディングワイヤ５
により外部リード４に接続している。８はシリコン酸化
膜である。
に示すように、パッケージ基板１の上にシリコンからな
る半導体チップ塔載基板（以下、マザーチップという）
２を接着し、その上に複数のシリコンチップ７をフリッ
プチップ方式の突起な極６を介して実装し、各シリコン
チップ間を配線３により接続し、ボンディングワイヤ５
により外部リード４に接続している。８はシリコン酸化
膜である。
また、ガリウムヒ素チップを実装する場合は。
前記シリコンチップ実装方式のマザーチップをガリウム
ヒ素チップで形成し、その他の手法は全く同じ手段で実
装される。
ヒ素チップで形成し、その他の手法は全く同じ手段で実
装される。
しかしながら、シリコンチップとガリウムヒ素チップを
混在して実装する場合には、シリコン基板とガリウムヒ
素チップの熱膨張率が異なるため周囲温度が変化した場
合、突起電極６にクラックが生しる等の問題があること
を１本発明者は見い出した。
混在して実装する場合には、シリコン基板とガリウムヒ
素チップの熱膨張率が異なるため周囲温度が変化した場
合、突起電極６にクラックが生しる等の問題があること
を１本発明者は見い出した。
なお、階層構造を利用したシリコン・オン・シリコン方
式でシリコン基板の上にシリコンチップを実装する技術
は、例えば１日経マグロウヒル社発行、「日経エレクト
ロニクスＪ、１９８４年６月１１日号、ｎｏ、２．Ｐ１
３６に記載されている。
式でシリコン基板の上にシリコンチップを実装する技術
は、例えば１日経マグロウヒル社発行、「日経エレクト
ロニクスＪ、１９８４年６月１１日号、ｎｏ、２．Ｐ１
３６に記載されている。
本発明の目的は、シリコンチップとガリウムヒ素チップ
と混在して塔載したマルチチップ型半導体装置の信頼性
を向上させることが可能な技術を提供することにある。
と混在して塔載したマルチチップ型半導体装置の信頼性
を向上させることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明！Ｉ書の記述及び添付図面によって明らかになるであ
ろう。
明！Ｉ書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、配線を設けた半導体チップ塔載基板に複数個
の半導体チップを塔載したマルチチップ型半導体装置に
おいて、前記複数個の半導体チップのうち少なくとも一
個は異なる材質の半導体チップとし、前記半導体チップ
塔載基板上に異なる材質の半導体チップの熱膨張率と略
同一又はそれに近い熱膨張率を有する絶縁膜を選択的に
設け。
の半導体チップを塔載したマルチチップ型半導体装置に
おいて、前記複数個の半導体チップのうち少なくとも一
個は異なる材質の半導体チップとし、前記半導体チップ
塔載基板上に異なる材質の半導体チップの熱膨張率と略
同一又はそれに近い熱膨張率を有する絶縁膜を選択的に
設け。
該絶縁膜の上に異な材質の半導体チップを塔載すること
により、該半導体装置の信頼性を向上させたものである
。 １゛（以
下、本発明の構成について、実施例とともに説明する。
により、該半導体装置の信頼性を向上させたものである
。 １゛（以
下、本発明の構成について、実施例とともに説明する。
なお、全回において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
第１図及び第２図は、本発明をマルチチップ型半導体装
置に適用した一実施例の構成を説明するための図であり
、第１図は、そのマルチチップ半導体装置の平面図、第
２図は、第１図のｎ−ｎ切断線における断面図である。
置に適用した一実施例の構成を説明するための図であり
、第１図は、そのマルチチップ半導体装置の平面図、第
２図は、第１図のｎ−ｎ切断線における断面図である。
第１図及び第２図において、９はガリウムヒ素チップで
あり、例えば、１〜６キロビツトｃＫｂｉしコのメモリ
として用いる。シリコンチップ７は、例えば、 ５ｏｏ
ｏ〜１００００ゲートの大規模論理回路として用いる。
あり、例えば、１〜６キロビツトｃＫｂｉしコのメモリ
として用いる。シリコンチップ７は、例えば、 ５ｏｏ
ｏ〜１００００ゲートの大規模論理回路として用いる。
１０はガリウムヒ素チップ９の熱膨張率と略同一又はそ
れに近い熱膨張率を有す絶縁膜であり１例えば、ガリウ
ムヒ素のエピタキシャル層又は窒化アルミニウム（Ａ
Ｑ Ｎ）を用いる。
れに近い熱膨張率を有す絶縁膜であり１例えば、ガリウ
ムヒ素のエピタキシャル層又は窒化アルミニウム（Ａ
Ｑ Ｎ）を用いる。
この絶縁膜１０の膜厚は突起電極６に直接ストレスを加
えない程度の厚さであり、この厚さはシリコンマザチッ
プの厚さによって変ってくる。
えない程度の厚さであり、この厚さはシリコンマザチッ
プの厚さによって変ってくる。
ここで、シリコンチップ７及びガリウムヒ素チップ９の
一般的な特性を以下に述べる。
一般的な特性を以下に述べる。
（１）シリコンチップ
（イ）バイポーラ型
利点 （ａ）歩留が良い。
（ｂ）高速度である。
（ｃ）外部装置への駆動能力が大きい。
（ｄ）集積度が中程度ある。
（ロ）ＭＯＳ型
利点 （ａ）集積度が最大である。
（ｂ）歩留が最大である。
問題点 （ａ）外部装置への駆動能力が小さい。
（ｂ）低速度である。
（２）ガリウムヒ素チップ
（イ）バイポーラ型及びＭＥＳ型
利点 （ａ）超高速度である
問題点 （ａ）歩留が悪い。
本実施例のマルチチップ型半導体装置は、前記ガリウム
ヒ素チップ及びシリコンチップの特性の利点を生かして
、マルチチップ型半導体装置の高速度の動作をさせたい
部分にはガリウムヒ素チップを用い、大集積度を必要と
する部分にはシリコンチップを用いたものであり、シリ
コンマザーチップ２上に、前記ガリウムヒ素チップ９の
熱膨張率と略同−の熱膨張率を有する材質の絶縁膜１０
を選択的に設け、該絶縁膜１０の上にガリウムヒ素チッ
プ９を塔載することにより、信頼度を向上させたもので
ある。
ヒ素チップ及びシリコンチップの特性の利点を生かして
、マルチチップ型半導体装置の高速度の動作をさせたい
部分にはガリウムヒ素チップを用い、大集積度を必要と
する部分にはシリコンチップを用いたものであり、シリ
コンマザーチップ２上に、前記ガリウムヒ素チップ９の
熱膨張率と略同−の熱膨張率を有する材質の絶縁膜１０
を選択的に設け、該絶縁膜１０の上にガリウムヒ素チッ
プ９を塔載することにより、信頼度を向上させたもので
ある。
すなわち、本実施例のマルチチップ型半導体装置の半導
体チップの実装は、第１図及び第２図に示すように、シ
リコンマザーチップ２の上にシリコン酸化膜８を形成し
た後、ガリウムヒ素エピタキシャル層又は窒化アルミニ
ウム膜のようなガリウムヒ素チップ９の熱膨張率と略同
一又はそれに近い熱膨張率を有す絶縁膜１０を形成する
。その後、ガリウムヒ素チップ９を実装すべき領域に、
ホトエツチング技術により、絶縁膜１０を選択的に残留
させる。その後、チップ間の配線３をホトエツチング技
術により形成する。
体チップの実装は、第１図及び第２図に示すように、シ
リコンマザーチップ２の上にシリコン酸化膜８を形成し
た後、ガリウムヒ素エピタキシャル層又は窒化アルミニ
ウム膜のようなガリウムヒ素チップ９の熱膨張率と略同
一又はそれに近い熱膨張率を有す絶縁膜１０を形成する
。その後、ガリウムヒ素チップ９を実装すべき領域に、
ホトエツチング技術により、絶縁膜１０を選択的に残留
させる。その後、チップ間の配線３をホトエツチング技
術により形成する。
以上までの工程をウェハレベルで加工し、ダイシング等
でマザーチップレベルに分割し、パッケージ基板１上に
接着する。
でマザーチップレベルに分割し、パッケージ基板１上に
接着する。
その後、絶縁膜１０上にガリウムヒ素チップ９を、その
他の領域には、シリコンチップ７をブリップチップ方式
の突起電極６により実装し、パッケージ基板１に設けら
れた外部リード（リードピン）４と配線３をワイヤボン
ディング５により電気的に接続する。
他の領域には、シリコンチップ７をブリップチップ方式
の突起電極６により実装し、パッケージ基板１に設けら
れた外部リード（リードピン）４と配線３をワイヤボン
ディング５により電気的に接続する。
以上の説明かられかるように、本実施例によれば、高速
度の動作をさせたい部分にはガリウムヒ素チップ９を用
い、大集積度を必要とする部分にはシリコンチップ７を
用い、ガリウムヒ素チップ９の熱膨張率と略同一又はそ
れに近い熱膨張率を有する材質の絶縁膜１０を選択的に
設け、該絶縁膜１０の上にガリウムヒ素チップ９を塔載
することにより、高集積度のシリコンチップ７と高速化
のガリウムヒ素チップ９を混在さたマルチチップ型半導
体装置の高密度化及び高速化がはかれるとともに、高信
頼な実装を可能にすることができる。
度の動作をさせたい部分にはガリウムヒ素チップ９を用
い、大集積度を必要とする部分にはシリコンチップ７を
用い、ガリウムヒ素チップ９の熱膨張率と略同一又はそ
れに近い熱膨張率を有する材質の絶縁膜１０を選択的に
設け、該絶縁膜１０の上にガリウムヒ素チップ９を塔載
することにより、高集積度のシリコンチップ７と高速化
のガリウムヒ素チップ９を混在さたマルチチップ型半導
体装置の高密度化及び高速化がはかれるとともに、高信
頼な実装を可能にすることができる。
また、既在の技術が使用できるので、装置の歩留を向上
させることができる。
させることができる。
以上説明したように、本願で開示した新規な技術によれ
ば、次に述べるような効果を得ることができる。
ば、次に述べるような効果を得ることができる。
（１）配線を設けた半導体チップ塔載基板に複数個の半
導体チップを塔載したマルチチップ型半導体装置におい
て、前記複数個の半導体チップのうち少なくとも一個は
異なる材質の半導体チップとし、前記半導体チップ塔載
基板上に異なる材質の半導体チップの熱膨張率と略同一
又はそれに近い膨張率を有する絶縁膜を選択的に設け、
該絶縁膜の上に異な材質の半導体チップを塔載すること
により、周囲温度が変化した場合、該半４体チップとマ
ザーチップとの熱膨張率の差を絶Ｂ膜で吸収して、突起
電極にクラック等を生ずるのを防止することができるの
で、装置の信頼性を向上させたことができる。
導体チップを塔載したマルチチップ型半導体装置におい
て、前記複数個の半導体チップのうち少なくとも一個は
異なる材質の半導体チップとし、前記半導体チップ塔載
基板上に異なる材質の半導体チップの熱膨張率と略同一
又はそれに近い膨張率を有する絶縁膜を選択的に設け、
該絶縁膜の上に異な材質の半導体チップを塔載すること
により、周囲温度が変化した場合、該半４体チップとマ
ザーチップとの熱膨張率の差を絶Ｂ膜で吸収して、突起
電極にクラック等を生ずるのを防止することができるの
で、装置の信頼性を向上させたことができる。
（２）前記（１）により、高速度の動作をさせたい部分
にはガリウムヒ素チップを用い、大集積度を必要とする
部分にはシリコンチップを用いることができるので、マ
ルチチップ型半導体装置の高密度化及び高速化をはかる
ことができる。
にはガリウムヒ素チップを用い、大集積度を必要とする
部分にはシリコンチップを用いることができるので、マ
ルチチップ型半導体装置の高密度化及び高速化をはかる
ことができる。
（３）マザーチップをシリコンで構成することにより、
既在の技術が使用できるので、装置の歩留を向上させる
ことができる。
既在の技術が使用できるので、装置の歩留を向上させる
ことができる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はいうまでもない。
例えば、マルチチップ型半導体装置のシスチル構成は、
前記実施例に限定されることなく必要に応じて種々変形
できる。
前記実施例に限定されることなく必要に応じて種々変形
できる。
また、前記絶縁膜は、その機能を果すものであればどの
ようなものでもよい。
ようなものでもよい。
第１図及び第２図は、本発明をマルチチップ型半導体装
置に適用し、た一実施例の構成を説明するための図であ
り。 第１図は、そのマルチチップ半導体装置の平面図、 第２図は、第１図の■−■切断線における断面図、 第３図は１本発明の背景技術を説明するためのマザーチ
ップ型の半導体装置の断面図である。 図中、ｌ・・パッケージ基板、２・・・マザーチップ。 ３・・・配線、４・・・外部リード、５・・・ボンディ
ングワイヤ、６・・突起電極、７・・・シリコンチップ
、８・・シリコン酸化膜、９・・ガリウムヒ素チップ、
１０・・絶縁膜である。 代理人 弁理士 高橋明夫１，２．．７、・７゛第
１ 図
置に適用し、た一実施例の構成を説明するための図であ
り。 第１図は、そのマルチチップ半導体装置の平面図、 第２図は、第１図の■−■切断線における断面図、 第３図は１本発明の背景技術を説明するためのマザーチ
ップ型の半導体装置の断面図である。 図中、ｌ・・パッケージ基板、２・・・マザーチップ。 ３・・・配線、４・・・外部リード、５・・・ボンディ
ングワイヤ、６・・突起電極、７・・・シリコンチップ
、８・・シリコン酸化膜、９・・ガリウムヒ素チップ、
１０・・絶縁膜である。 代理人 弁理士 高橋明夫１，２．．７、・７゛第
１ 図
Claims (1)
- 【特許請求の範囲】 １、配線を設けた半導体チップ塔載基板に複数個の半導
体チップを塔載したマルチチップ型半導体装置において
、前記複数個の半導体チップのうち少なくとも一個は異
なる材質の半導体チップとし、前記半導体チップ塔載基
板上に異なる材質の半導体チップの熱膨張率と略同一又
はそれに近い熱膨張率を有する材質の絶縁膜を選択的に
設け、該絶縁膜の上に異な材質の半導体チップを塔載し
たことを特徴とする半導体装置。 ２、前記絶縁膜を前記異なる半導体チップの材質と同じ
材質のエピタキシャル層で構成したことを特徴とする特
許請求の範囲第１項記載の半導体装置。 ３、前記絶縁膜を窒化アルミニウム（ＡｌＮ）で構成し
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。 ４、前記半導体チップ塔載基板をシリコンで構成し、異
なる材質の半導体チップをガリウムヒ素チップとし、他
の半導体チップをシリコンチップとしたことを特徴とす
る特許請求の範囲第１項又は第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233105A JPS61112362A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233105A JPS61112362A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112362A true JPS61112362A (ja) | 1986-05-30 |
Family
ID=16949850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233105A Pending JPS61112362A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310411A (ja) * | 2005-04-26 | 2006-11-09 | Fujitsu Ltd | 半導体装置 |
| JP2016167635A (ja) * | 2011-07-11 | 2016-09-15 | 三菱電機株式会社 | 電力用半導体モジュール |
-
1984
- 1984-11-07 JP JP59233105A patent/JPS61112362A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310411A (ja) * | 2005-04-26 | 2006-11-09 | Fujitsu Ltd | 半導体装置 |
| JP4707446B2 (ja) * | 2005-04-26 | 2011-06-22 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2016167635A (ja) * | 2011-07-11 | 2016-09-15 | 三菱電機株式会社 | 電力用半導体モジュール |
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