JPS61269352A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61269352A JPS61269352A JP11035185A JP11035185A JPS61269352A JP S61269352 A JPS61269352 A JP S61269352A JP 11035185 A JP11035185 A JP 11035185A JP 11035185 A JP11035185 A JP 11035185A JP S61269352 A JPS61269352 A JP S61269352A
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- JP
- Japan
- Prior art keywords
- substrate
- full wafer
- wafer
- full
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に、％異な構造を備えた半導体
モジー−ルに関する。
モジー−ルに関する。
近時、電子回路ユニットはシステム機能の増大化にとも
なって、増々高密度、多機能化の方向にある。
なって、増々高密度、多機能化の方向にある。
ＬＳＩチップの機能の増大にともなってチップから引出
すリード数も多くなってきている。
すリード数も多くなってきている。
ＬＳＩの１チツプ内圧すべての要求機能を収容すること
は困難な場合が多いため、実装密度を上げる手段として
、基板上に数多くのＩＣを搭載し、１つのパッケージに
したマルチチップ方式が多く行なわれている。
は困難な場合が多いため、実装密度を上げる手段として
、基板上に数多くのＩＣを搭載し、１つのパッケージに
したマルチチップ方式が多く行なわれている。
しかし、従来のかかるマルチチップ方式は、数多くのＩ
Ｃを搭載するため、組立工数が急激に増加するし、ビン
数も増加せざるを得ないし、また、実装密度も低いもの
にとどまるなど未だ光分なものとはいえない。
Ｃを搭載するため、組立工数が急激に増加するし、ビン
数も増加せざるを得ないし、また、実装密度も低いもの
にとどまるなど未だ光分なものとはいえない。
なお、マルチチップ化について詳しく述べている文献の
例として工業調査会１９８０年１月１５日発行１’−Ｉ
Ｃ化実装技術ｊｐ１４５〜１４６及び２２６〜２２９、
工業調査会発行「電子材料」第２３巻第９号ｐ５０〜５
５並びに日経マグロウヒル社発行「日経エレクトロニク
スＪｍ２５３（１９８０）ｐ６８〜７０がある。
例として工業調査会１９８０年１月１５日発行１’−Ｉ
Ｃ化実装技術ｊｐ１４５〜１４６及び２２６〜２２９、
工業調査会発行「電子材料」第２３巻第９号ｐ５０〜５
５並びに日経マグロウヒル社発行「日経エレクトロニク
スＪｍ２５３（１９８０）ｐ６８〜７０がある。
本発明はかかる技術的背景の下新規な構造を有し、高密
度大モジエール化が可能で、パッケージ実装密度が高く
、組立工数が低減され、放熱効率が高く、高信頼性の半
導体装置（モジエール）を提供することを目的とする。
度大モジエール化が可能で、パッケージ実装密度が高く
、組立工数が低減され、放熱効率が高く、高信頼性の半
導体装置（モジエール）を提供することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明半導体装置は、各基板に固着された各
フルウェハＬＳＩを上下に向い合わせに接合し、パッケ
ージ両面に入出力配線リードを配し、キャップを取付け
、ハーメチック封止を行って成る構造となしたもので、
クエハ同志の接合であるため従来のマルチチップに比し
て工程数が低減され、高密度大モジエール化が可能で、
パッケージ笑装密度が高くなり、パッケージ両面に入出
力配線リードを配したので入出力信号をパッケージ両面
から取り出すことができ、かつ、パッケージ両面から放
熱することができ放熱効率が高く、また、その構造上フ
ルウェハＬＳＩの接合の信頼度も高いなどの利点を有す
る半導体モジュールが得られた。
フルウェハＬＳＩを上下に向い合わせに接合し、パッケ
ージ両面に入出力配線リードを配し、キャップを取付け
、ハーメチック封止を行って成る構造となしたもので、
クエハ同志の接合であるため従来のマルチチップに比し
て工程数が低減され、高密度大モジエール化が可能で、
パッケージ笑装密度が高くなり、パッケージ両面に入出
力配線リードを配したので入出力信号をパッケージ両面
から取り出すことができ、かつ、パッケージ両面から放
熱することができ放熱効率が高く、また、その構造上フ
ルウェハＬＳＩの接合の信頼度も高いなどの利点を有す
る半導体モジュールが得られた。
次に、本発明を、実施例に示す図面に基づいて説明する
。
。
第１図は本発明の実施例を示す断面図、第２図は、同平
面図である。なお、第１図は第２図１−１１１に沿う断
面を示す。
面図である。なお、第１図は第２図１−１１１に沿う断
面を示す。
基板１上に接着剤２によりフルフェノ・３を固着する。
同様の構造よりなる基板４に接着剤５によりフルウェハ
６が固着されたものを用意し、前記フルウェハ３と当該
フルウェハ６とを上下に向い合せにボンディングする。
６が固着されたものを用意し、前記フルウェハ３と当該
フルウェハ６とを上下に向い合せにボンディングする。
このボンディングは周知のＣＣＢ （コントロールコラ
ップス・ボンディング）７技術により行うことができる
。このボンディングにより、基板１上にフルウェハ３が
固着され、該フルウェハ３上にフルウェハ６が向い合せ
にボンディングされ、該フルフェノ・６上に基板４が載
置された構造となる。各基板１及び４の両端部には、上
面から側面、さらに、底面にかけて、リード８を金属の
メッキ、蒸着技術などにより形成してあり、基板１の上
面のリード部９の端部と当該基板１上にマウントされた
フルウェハ３のパッド（図示せず）とをコネクタワイヤ
ｌＯにより電気的に接続する。これにより、フルフェノ
Ｓ３の入出力信号が基板１の裏面のリード部から取り出
しすることができるようになっている。
ップス・ボンディング）７技術により行うことができる
。このボンディングにより、基板１上にフルウェハ３が
固着され、該フルウェハ３上にフルウェハ６が向い合せ
にボンディングされ、該フルフェノ・６上に基板４が載
置された構造となる。各基板１及び４の両端部には、上
面から側面、さらに、底面にかけて、リード８を金属の
メッキ、蒸着技術などにより形成してあり、基板１の上
面のリード部９の端部と当該基板１上にマウントされた
フルウェハ３のパッド（図示せず）とをコネクタワイヤ
ｌＯにより電気的に接続する。これにより、フルフェノ
Ｓ３の入出力信号が基板１の裏面のリード部から取り出
しすることができるようになっている。
一方、基板４の表面に固着されたフルフェノ・６につい
ても、該ウェハ６のパッド（図示せず）と基板４の表面
に形成されたリード部１２の端部とをコネクタワイヤ１
０により電気的に接続し、上記フルウェハ３と同様に、
該ウェノ・６の入出力信号を基板４の裏面リード部１３
により取出しすることができるようにする。このようＫ
して形成されたパッケージ１４の端部に、第２図に示す
ように４分割されたキャップ部材１５，１６．１７゜１
８を取付け、これらキャップ部材１５〜１８と各基板１
及び４との間にできる空間（すきま）にシーリング材１
９を充填し、ハーメチックシールする。各キャップ１５
〜１８には、第１図に示すよ５Ｋ、各基板１及び４を支
持できるような溝が形成されており、当該溝内に各基板
１及び４の両端部を嵌合し、前記のごとく空間にシーリ
ング材１９を充填し、４分割された各キャップ１５〜１
８をリング状に集合させ、第２図に示すような円形形状
のキャップ２０を形成する。
ても、該ウェハ６のパッド（図示せず）と基板４の表面
に形成されたリード部１２の端部とをコネクタワイヤ１
０により電気的に接続し、上記フルウェハ３と同様に、
該ウェノ・６の入出力信号を基板４の裏面リード部１３
により取出しすることができるようにする。このようＫ
して形成されたパッケージ１４の端部に、第２図に示す
ように４分割されたキャップ部材１５，１６．１７゜１
８を取付け、これらキャップ部材１５〜１８と各基板１
及び４との間にできる空間（すきま）にシーリング材１
９を充填し、ハーメチックシールする。各キャップ１５
〜１８には、第１図に示すよ５Ｋ、各基板１及び４を支
持できるような溝が形成されており、当該溝内に各基板
１及び４の両端部を嵌合し、前記のごとく空間にシーリ
ング材１９を充填し、４分割された各キャップ１５〜１
８をリング状に集合させ、第２図に示すような円形形状
のキャップ２０を形成する。
本発明においては、パッケージ１４０基板１の上面に冷
却フィン２１を取付けるとよい。尚第２図では該フィン
の図示を省略しである。
却フィン２１を取付けるとよい。尚第２図では該フィン
の図示を省略しである。
本発明における各フルウェハ３及び６は、例えばシリコ
ン単結晶基板から成り、周知の技術によってこのウェハ
内には多数の回路素子が形成され、１つの回路機能が与
えられて跡る。
ン単結晶基板から成り、周知の技術によってこのウェハ
内には多数の回路素子が形成され、１つの回路機能が与
えられて跡る。
回路素子の具体例は、例えばＭＯＳ）ランジスタから成
り、これらの回路素子によって、例えば論理回路の回路
機能が形成されている。
り、これらの回路素子によって、例えば論理回路の回路
機能が形成されている。
本発明に使用される基板１及び４は、上記Ｓｉフルウェ
ハとの熱膨張係数をマツチングするために、ＳｉＣによ
り構成されていることが好ましい。
ハとの熱膨張係数をマツチングするために、ＳｉＣによ
り構成されていることが好ましい。
接着剤２及び５も同様の理由からＳｉ系ゴムやゲル接着
剤を使用することが好ましい。
剤を使用することが好ましい。
入出力配線リード８は、例えばタングステンにより構成
されている。
されている。
コネクタワイヤ１０は例えばＡ！線やＡｕ線より成る。
キャップ２０は、上記基板と同様のＳｉＣにより構成す
ることが好ましい。
ることが好ましい。
シーリング材１９は、上記接着剤と同様のＳｉ系ゴムや
ゲルを使用することが好ましい。
ゲルを使用することが好ましい。
［１１本発明によれば高密度大モジュール化が可能とな
った。
った。
（２）本発明によればパッケージ実装が向上し、特に、
本発明パッケージをユニットとして次々と重ねて実装す
ることにより実装密度を飛躍的に向上させることが出来
た。
本発明パッケージをユニットとして次々と重ねて実装す
ることにより実装密度を飛躍的に向上させることが出来
た。
（３１本発明によればウェハ同志の接合である為マルチ
チップモジュールに比べて組立工程を少なくすることが
できた。
チップモジュールに比べて組立工程を少なくすることが
できた。
（４１本発明によれば入出力信号をパッケージ両面から
取り出すことが可能となった。
取り出すことが可能となった。
（５）本発明によればウェハが上下に接合されているの
で、当該接合部の信頼度が高いものとすることができた
。
で、当該接合部の信頼度が高いものとすることができた
。
（６１本発明によれば両面から放熱することができ、放
熱効率を高いものとすることができた。
熱効率を高いものとすることができた。
（７１本発明によれば大モジュールが可能で、大型コン
ビエータにも一個ないし二個程度組み込めば足りるとい
う利点ケ有する。
ビエータにも一個ないし二個程度組み込めば足りるとい
う利点ケ有する。
以上本発明者によってなされた発明を実施例にもとづ宮
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で檻々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で檻々変更可
能であることはいうまでもない。
例えば、前記実施例ではフルウェハＬＳＩを二個接合す
る例を示したが、二個以上でもよく、また、実施例に示
した装置を一ユニットとして複数個組み合せたものでも
よい。また、ウエノ・に代えてチップでもよい。
る例を示したが、二個以上でもよく、また、実施例に示
した装置を一ユニットとして複数個組み合せたものでも
よい。また、ウエノ・に代えてチップでもよい。
また、キャップを四分割する例を示したが、その他二分
割等他の態様でもよい。
割等他の態様でもよい。
さらに、キャップを円形とした例を示したが、角形等地
の形状でもよい。
の形状でもよい。
〔利用分野〕
本発明は各種の半導体モジュールに適用できる。
第１図は本発明の実施例を示す断面図、第２図は本発明
の実施例を示す平面図である。 １・・・基板、２・・・接着剤、３・・・ウェハ、４・
・・基板、５・・・接着剤、６・・・ウェハ、７・・・
ＣＣＢ、８・・・リード、９・・・リード部、１０−・
・コネクタワイヤ、１１・・・リード部、１２−・・リ
ード部、１３−・・リード部、１４・・・パッケージ、
１５・・・キャップ部材、１６・・・キャップ部材、１
７・・・キャップ部材、１８・・・キャップ部材、１９
・・・シーリング材、２０・・・キャップ。 第 １ 図 第 ２ 図
の実施例を示す平面図である。 １・・・基板、２・・・接着剤、３・・・ウェハ、４・
・・基板、５・・・接着剤、６・・・ウェハ、７・・・
ＣＣＢ、８・・・リード、９・・・リード部、１０−・
・コネクタワイヤ、１１・・・リード部、１２−・・リ
ード部、１３−・・リード部、１４・・・パッケージ、
１５・・・キャップ部材、１６・・・キャップ部材、１
７・・・キャップ部材、１８・・・キャップ部材、１９
・・・シーリング材、２０・・・キャップ。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、複数の半導体ウェハ又はチップを上下に向い合せに
接合してなる構造を有し、パッケージ両面に入出力配線
リードを有し、かつ、キャップにより、前記ウェハ又は
チップを固着している基板を支持し、封止して成ること
を特徴とする半導体装置。 ２、特許請求の範囲第１項記載の装置において、放熱フ
ィン又はスタッドをパッケージに取付してなることを特
徴とする、特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11035185A JPS61269352A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11035185A JPS61269352A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269352A true JPS61269352A (ja) | 1986-11-28 |
Family
ID=14533561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11035185A Pending JPS61269352A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5150196A (en) * | 1989-07-17 | 1992-09-22 | Hughes Aircraft Company | Hermetic sealing of wafer scale integrated wafer |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
-
1985
- 1985-05-24 JP JP11035185A patent/JPS61269352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5150196A (en) * | 1989-07-17 | 1992-09-22 | Hughes Aircraft Company | Hermetic sealing of wafer scale integrated wafer |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
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