JPH01235264A

JPH01235264A - 半導体集積回路装置

Info

Publication number: JPH01235264A
Application number: JP63061381A
Authority: JP
Inventors: Shigeru Yatabe; 谷田部　茂; Osamu Shimada; 修島田; Takeo Sakakubo; 坂久保　武男; Masayuki Ouchi; 正之大内; Toshio Sudo; 須藤　俊夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-15
Filing date: 1988-03-15
Publication date: 1989-09-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路装置の改良に関する。

（従来の技術）最近、電子計算機等の外部記憶装置として、メモリ用集
積回路を複数個搭載したものが開発されている。この様
な装置へのメモリ用集積回路の実装方法としては、パッ
ケージ化されたメモリ用集積回路の場合にはこれをプリ
ント基板上に配置してメモリ用集積回路のリードとプリ
ント基板上の配線とをハンダで接続する方法が用いられ
る。

パッケージングしてない裸の集積回路チップの場合には
、これをプリント基板上にマウントし、集積回路チップ
の電極端子とプリント基板上の配線間をワイヤ・ボンデ
ィングにより接続する方法、集積回路チップ上にバンブ
電極を形成してこれをプリント基板上の配線に圧着する
方法等が用いられる。

パッケージ化されたメモリ用集積回路を実装するよりも
、集積回路チップを用いた方が一般に高密度実装ができ
る。例えば、ＩＳＯ規格に準拠したカード形状のメモリ
用集禎回路装置のような小型且つ薄型の装置の場合、集
積回路チップを実装することが高密度化にとって好まし
い。しかし、メモリ容量を増すために、集積回路チップ
の実装数を増すと、信頼性の点で問題が生じる。この種
のメモリ装置の信頼性は、集積回路チップ自身の信頼性
の他に、集積回路チップとプリント基板間の接続の信頼
性に大きく依存し、多数の集積回路チップをワイヤ・ボ
ンディングやバンブによりプリント基板に接続した場合
、接続点が非常に多くなって信頼性が著しく低下するの
である。

（発明が解決しようとする課題）以上のように、複数の集積回路チップを小型で薄型に高
密度実装する場合、接続点が非常に多くなって信頼性が
低いものとなる、という問題があった。

本発明は、この様な問題を解決した半導体集積回路装置
を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明は、それぞれチップとして分割されるべき多数の
集積回路が形成された半導体ウェハに対して、必要なら
ば互いに隣接する複数の集積回路の相互配線を施して、
複数の集積回路領域を一チツプとして切出すようにした
ことを共通接続する。

（作用）この様に本来チップとして分割されるべき領域を分割せ
ずに、ウェハの状態で薄膜技術により複数の集積回路領
域を相互接続してまとめてチップ化すれば、プリント基
板等へ実装する場合の接続点を減らすことができる。例
えば、所定ビットのメモリ用集積回路チップを複数個実
装して大容量化したメモリを得る場合、通常各集積回路
チップの複数のアドレス端子や複数の入出力端子は実装
する際に共通接続される。これらの共通接続される端子
を予めウェハ状態で相互接続して複数個のチップ領域を
まとめて一チップ化すれば、プリント基板等との接続部
は大幅に少なくなる。これにより、信頼性の高い高密度
実装が可能になる。

また予め相互配線を施さない場合にも、例えば標準ロジ
ックなどの汎用集積回路を２〜３ＩＩＩＩＮの小さいチ
ップに切出してこれを複数個配線基板に実装する従来法
と比較して、実装の作業性は大きく向上し実装コストの
低減も図られる。

（実施例）以下、本発明の詳細な説明する。

第１図（ａ）〜（ｄ）は一実施例のメモリ集積回路装置
の製造工程を示す。この実施例は、メモリ集積回路が多
数配列形成されたウェハから、隣接する２チツプ領域を
１チツプとして切出す場合を示す。図ではその２チツプ
領域のメモリ集積回路１１．１２を示している。（ａ）
に示す各集積回路１．，１２は、通常の集積回路製造技
術に従って素子形成、配線形成工程およびパシベーショ
ン工程を経て、チップとして切出し得る状態になってい
る。集積回路１１．１２はそれぞれボンディング・パッ
ドである電極端子２を持つ。図では、それぞれ１６個ず
つの電極端子を示している。

これらの端子２は図に示したように、チップ・イネーブ
ル端子ＣＥ、アドレス端子ＡＯ＋　ＡＩ　、・・・、入
出力端子１１０１　、　１１０２　、・・・などである
。

これら二つの集積回路１１．１□について、ウェハの状
態のまま互いに共通接続すべき端子間で薄膜技術により
相互接続配線をする。即ち、（ｂ）に示すようにパシベ
ーション膜３上のアクティブ領域にスルーホール用端子
４を備えた縦方向配線５を形成する。これにより各集積
回路１１．１２の周辺に配置された電極端子２は、内部
のスルーホール端子４まで引出される。次に（Ｃ）に示
すように電極端子２とスルーホール端子４を除く領域を
全面絶縁膜６で覆う。そして（ｄ）に示すように、隣接
する集積回路１０，１２間で共通接続すべきスルーホー
ル端子４間を横方向配線７によって接続する。具体的に
はこの実施例では、各メモリ集積回路１１＋１２の対応
するアドレス端子ＡＯ＋　Ａ１　＋　・・・を共通接続
し、同様に対応する入出力端子１１０１．ｌ１０２　、
・・・を共通接続する。

それぞれ別々に外部端子として残すもの例えば、チップ
・イネーブル端子ＣＥは以上の配線工程で共通接続しな
い。こうしてウェハ状態で２つのメモリ領域の相互配線
を施した後、（ｄ）に示すＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ，Ｄ
−Ｄの位置でウェハを切断し、メモリ集積回路チップ８
を得る。切出したメモリ集積回路チップ８を例えばプリ
ント基板等に搭載した状態が、（ｅ）である。プリント
基板上の配線端子９とチップ８上の電極端子２の間をボ
ンディング・ワイヤ１０により接続している。図では、
ボンディングに必要な端子２のみ残し、ボンディングに
関係ない電極端子２．スーホール端子４．配線７等は省
略している。

以上のようにしてこの実施例によれば、メモリ集積回路
１１．１□をそれぞれチップ化してこれらをプリント基
板上に搭載する場合に比べて、ボンディング箇所を大幅
に減らすことができる。上記実施例の場合、本来の１チ
ツプ領域の容量の２倍の容量のメモリを得るのであるが
、上述のように共通接続すべき端子例えば対応するアド
レス端子、入出力端子等は予め薄膜技術を利用してチッ
プに切出す前に共通接続しであるからである。

上記実施例において、配線となる金属薄膜を形成する技
術は具体的には、真空蒸着法、スパッタ法、メツキ法等
がある。絶縁膜としては、Ｓ　ｉ　０２　、　ＡＪ２０
３　、　　Ｓ　ｉ３　Ｎ４膜等の無材料をスパッタ法、
ＣＶＤ法で形成する方法や、ポリイミドなどの有機材料
をスピンコードする方法で形成することができる。薄膜
の微細加工技術には、ホトエツチング技術、リフトオフ
技術などが用いられる。

他の実施例として、切出したメモリ集積回路チップとプ
リント基板等の間を印刷配線で接続することもできる。

この場合例えば、第１図（ｄ）に示したメモリ集積回路
チップ８に、第２図に示すように、必要なスルーホール
端子４と電極端子２領域を残して絶縁膜１１を被覆する
。そして露出しているスルーホール端子４と電極端子２
を、厚膜技術により外部と接続する。印刷配線のために
第２図の電極端子では小さい場合には、絶縁膜１１上に
更に印刷用端子を配設すればよい。第３図（ａ）は、大
きい印刷用端子１２を配設した状態であり、同図（ｂ）
はその印刷用端子の引出し配線部を絶縁膜１３で覆った
状態である。このようにすれば、印刷配線が容易になる
。

上記実施例ではメモリ集積回路装置を説明した。

メモリ装置の場合には、複数個のメモリ集積回路チップ
を用いる時にアドレス端子や入出力端子等多くの端子を
共通接続できるために特に本発明の効果が大きいが、本
発明は他の集積回路にも同様に適用することが可能であ
る。具体的に例えば、汎用集積回路ウェハの複数ブロッ
クをまとめて切出す実施例を次に説明する。

第４図（ａ）（ｂ）は、入出力端子電極および電源電極
が形成された複数の集積回路２１か配列形成された半導
体ウェハとその一つの集積回路２１部分をの拡大図であ
る。半導体ウェハ上には第４図（ｂ）に示すように個々
の集積回路を分離切断する目安となるダイシングライン
２２やスペース２３が設けられている。これらのうちい
ずれかはなくてもよい。この半導体ウェハの状態で、各
集積回路の入出力端子電極２４により、テストを行って
良品、不良品を判別し、その後入出力端子電極２４上に
突起電極をハンダメツキなどにより形成する。回路テス
トは突起電極形成後であってもよい。そして、良品のみ
が集合するように選別して、例えば第５図に示すように
隣接する４個の集積回路ブロックをまとめて切出す。例
えば、集積回路が標準ロジックであって約３ｕ角である
とすると、このようにまとめて切出すことにより、１チ
ツプ約６Ｈ角の大きさとなる。

第６図は、こうして切出した集合型集積回路を配線基板
３１にフリップチップ方式で実装した状態を示す。集積
回路２１に形成された入出力端子電極に突起電極２５が
形成されており、この面を配線基板３１の対応する電極
が形成された面に対向させて、実装している。

この実施例によれば、従来４回の実装が必要であったの
に対して、１回の実装で済むことになり、実装コストが
低減される。また実装時、各チップ間に数肱は必要であ
ったスペースがなくなり、実装Ｗ度がそれだけ向上し、
さらにチップの大形化により作業性も向上する。

またこの実施例によれば、放熱構造をとる場合も、第７
図に示すように４個の集積回路領域に一つの放熱器３２
を効果的に接着することができる。

従来法では、第８図（ａ）に示すように小さい集積回路
チップ２１にそれぞれ放熱器３２１゜３２２を取付けな
ければならず、作業性に難点がある。第８図（ｂ）に示
すように、複数個の集積回路に共通に放熱器３２を取付
けることは作業性を改善するために当然考えられる。し
かし、この場合には各集積回路の実装時の高さのバラツ
キがあるために放熱器の接着が確実に行われない虞れが
ある。その結果、放熱効率も十分でなくなる可能性があ
る。集積回路を配線基板に実装する前に放熱器に取付け
ることも考えられるが、その場合には実装の際の位置合
わせが難しくなる。この実施例では、この様な難点がな
く、十分な放熱効果を持つ放熱構造を簡単に実現するこ
とができる。

この実施例の場合、放熱器の接着が一部不十分であると
しても、各集積回路を構成する基板が多くの場合シリコ
ンであって熱伝導が良好であり、容易に隣の集積回路領
域まで熱が分散するため、高い放熱効果が得られる。

なお、熱的ストレスの影響を回避するために、集積回路
を実装する基板は集積回路を構成する材料とほぼ同じ熱
膨張係数を有するものを選ぶことが望ましい。具体的に
例えば、配線基板を集積回路基板と同じ材料で構成する
ことが好ましい。

本発明は更に変形が可能である。例えば実施例では、全
て同じ機能を持つ集積回路が配列形成された半導体ウェ
ハの場合を説明したが、別々の機能を有する複数の集積
回路が形成された半導体ウェハから、複数の集積回路ブ
ロックをまとめて切出す場合も本発明は有効である。ま
た、必ずしもダイシングラインに沿って切断することは
必要ではなく、他のチップの大きさとの関係で一部集積
回路上を横切って切断することも可能である。

［発明の効果］以上述べたように本発明によれば、同種の複数の集積回
路チップを組合わせて実装する場合の接続点の増大とい
う問題を解決し、高い信頼性をもって高密度実装を行う
ことができる。

また、複数の集積回路ブロックをまとめて切出すことに
より、実装時の作業性が向上し、放熱構造の採用も容易
になり、信頼性の高い高密度実装が可能になる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の一実施例のメモリ集積
回路装置の端子接続および実装法を説明するための図、
第２図は印刷配線を利用する実施例を説明するための図
、第３図（ａ）（ｂ）は同じく印刷配線を利用する他の
実施例を説明するための図、第４図（ａ）（ｂ）は更に
他の実施例の半導体ウェハとその一つの集積回路領域を
示す図、第５図はその半導体ウェハから切出したチップ
を示す図、第６図はそのチップを配線基板に搭載した状
態を示す図、第７図はその実装集積回路に放熱器を取付
けた状態を示す図、第８図（ａ）（ｂ）は従来の放熱構
造を示す図である。１１．１２・・・集積回路（メモリ集積回路）、２・・
・電極端子、３・・・絶縁膜、４・・・スルーホール端
子、５・・・縦方向配線、６・・・絶縁膜、７・・・横
方向配線、８・・・メモリ集積回路チップ、９・・・プ
リント配線端子、１０・・・ボンディング・ワイヤ。出願人代理人　弁理士　鈴江武彦第３図一

Claims

【特許請求の範囲】

（１）配線および外部との入出力端子を含む半導体集積
回路が多数配列形成された半導体ウェハから、複数の半
導体集積回路ブロックをまとめて一チップとして分離切
断したことを特徴とする半導体集積回路装置。
（２）それぞれチップとして分割されるべき集積回路が
多数配列形成された半導体ウェハに、互いに隣接する複
数の集積回路領域にまたがって相互配線を施して、その
複数の集積回路領域を一単位としてチップに切出したこ
とを特徴とする半導体集積回路装置。
（３）半導体ウェハの隣接する半導体集積回路がボンデ
ィング用端子を持ち、且つ同一構造を持つ請求項１また
は２に記載の半導体集積回路装置。
（４）集積回路がメモリ集積回路である請求項２に記載
の半導体集積回路装置。
（５）隣接する集積回路を接続する相互配線が、アドレ
ス用端子および入出力端子の対応するもの同士を共通接
続する請求項２に記載の半導体集積回路装置。
（６）隣接する集積回路を接続する相互配線が、集積回
路を区別する一つのボンディング用端子を除いた残り全
てのボンディング用端子同士を接続する請求項２に記載
の半導体集積回路装置。
（７）半導体集積回路が汎用集積回路である請求項１に
記載の半導体集積回路装置。
（８）集積回路の外部への入出力電極および電源電極上
には突起電極が形成されている請求項１に記載の半導体
集積回路装置。
（９）半導体集積回路の外部への入出力電極および電源
電極が形成されている面が配線基板上の対応する電極が
形成された面に対向するように実装される請求項１に記
載の半導体集積回路装置。