JP2001291803A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001291803A JP2001291803A JP2000102481A JP2000102481A JP2001291803A JP 2001291803 A JP2001291803 A JP 2001291803A JP 2000102481 A JP2000102481 A JP 2000102481A JP 2000102481 A JP2000102481 A JP 2000102481A JP 2001291803 A JP2001291803 A JP 2001291803A
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- semiconductor
- semiconductor device
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】充填材の破損およびチップ表面の損傷を防止す
ることにより、半導体装置の品質の向上を図る。 【解決手段】この半導体装置は、いわゆるチップ・オン
・チップ構造の半導体装置であって、親チップ１の活性
表面１１に子チップ２をフェースダウン状態で重ね合わ
せて接合することにより構成されている。親チップ１の
活性表面１１と子チップ２の活性表面２１との間には、
フィラーのような粒状物を含まないノンフィラー充填材
７によって封止されている。
ることにより、半導体装置の品質の向上を図る。 【解決手段】この半導体装置は、いわゆるチップ・オン
・チップ構造の半導体装置であって、親チップ１の活性
表面１１に子チップ２をフェースダウン状態で重ね合わ
せて接合することにより構成されている。親チップ１の
活性表面１１と子チップ２の活性表面２１との間には、
フィラーのような粒状物を含まないノンフィラー充填材
７によって封止されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体チップを
別の半導体チップや配線基板などの固体装置の表面にフ
ェースダウン状態で接合させた構造を有する半導体装置
に関する。
別の半導体チップや配線基板などの固体装置の表面にフ
ェースダウン状態で接合させた構造を有する半導体装置
に関する。
【０００２】
【従来の技術】従来から、半導体チップの表面に他の半
導体チップを重ね合わせて接合したチップ・オン・チッ
プ構造の半導体装置が知られている。このようなチップ
・オン・チップ構造の半導体装置では、図２に示すよう
に、一方の半導体チップ９１は、いわゆるフェースダウ
ン方式で他方の半導体チップ９２に接合されており、こ
の半導体チップ９２との間に設けられた複数個のバンプ
９３によって、所定間隔を保つように連結され、かつ、
互いに電気的に接続されている。そして、半導体チップ
９１，９２の対向する表面間は、エポキシ樹脂などの合
成樹脂９４中にフィラー９５を混入してなる充填材９６
で封止されており、この半導体チップ９１，９２間を充
填材９６で封止して得られる半導体モジュールは、さら
にモールド樹脂で封止されてパッケージ（図示せず）内
に収容されている。
導体チップを重ね合わせて接合したチップ・オン・チッ
プ構造の半導体装置が知られている。このようなチップ
・オン・チップ構造の半導体装置では、図２に示すよう
に、一方の半導体チップ９１は、いわゆるフェースダウ
ン方式で他方の半導体チップ９２に接合されており、こ
の半導体チップ９２との間に設けられた複数個のバンプ
９３によって、所定間隔を保つように連結され、かつ、
互いに電気的に接続されている。そして、半導体チップ
９１，９２の対向する表面間は、エポキシ樹脂などの合
成樹脂９４中にフィラー９５を混入してなる充填材９６
で封止されており、この半導体チップ９１，９２間を充
填材９６で封止して得られる半導体モジュールは、さら
にモールド樹脂で封止されてパッケージ（図示せず）内
に収容されている。
【０００３】
【発明が解決しようとする課題】ところが、充填材９６
中のフィラー９５は吸湿性を有しており、このフィラー
９５が湿気を吸収すると、合成樹脂９４とフィラー９５
との間の結合力が弱まるため、この半導体装置に熱膨張
などによる応力が生じた場合に、充填材９６が破損する
おそれがあった。また、半導体チップ９１，９２の最表
面に形成されている表面保護膜が、充填材９６中のフィ
ラー９５で傷つけられることにより、半導体チップ９
１，９２の性能の劣化を招くおそれがあった。
中のフィラー９５は吸湿性を有しており、このフィラー
９５が湿気を吸収すると、合成樹脂９４とフィラー９５
との間の結合力が弱まるため、この半導体装置に熱膨張
などによる応力が生じた場合に、充填材９６が破損する
おそれがあった。また、半導体チップ９１，９２の最表
面に形成されている表面保護膜が、充填材９６中のフィ
ラー９５で傷つけられることにより、半導体チップ９
１，９２の性能の劣化を招くおそれがあった。
【０００４】そこで、この発明の目的は、充填材の破損
およびチップ表面の損傷を防止することにより、品質の
向上が図られた半導体装置を提供することである。
およびチップ表面の損傷を防止することにより、品質の
向上が図られた半導体装置を提供することである。
【０００５】
【課題を解決するための手段および発明の効果】前記の
目的を達成するための請求項１記載の発明は、固体装置
の表面に、半導体チップをその活性表面を対向させたフ
ェースダウン状態で接合した構造を有する半導体装置で
あって、前記固体装置の表面と前記半導体チップの活性
表面との間が、ノンフィラー充填材で封止されているこ
とを特徴とする半導体装置である。
目的を達成するための請求項１記載の発明は、固体装置
の表面に、半導体チップをその活性表面を対向させたフ
ェースダウン状態で接合した構造を有する半導体装置で
あって、前記固体装置の表面と前記半導体チップの活性
表面との間が、ノンフィラー充填材で封止されているこ
とを特徴とする半導体装置である。
【０００６】前記固体装置は、前記半導体チップとは別
の半導体チップであってもよいし、配線基板であっても
よい。この発明によれば、半導体チップの活性表面と固
体装置の表面との間がノンフィラー充填材で封止されて
いる。ノンフィラー充填材は、フィラーを含まない充填
材である。したがって、たとえ熱膨張などによる応力が
生じても、ノンフィラー充填材に亀裂などの破損を生じ
るおそれがないうえに、半導体チップの活性表面が傷つ
けられることによる性能劣化を招くおそれがないので、
半導体装置の品質を良好に保つことができる。
の半導体チップであってもよいし、配線基板であっても
よい。この発明によれば、半導体チップの活性表面と固
体装置の表面との間がノンフィラー充填材で封止されて
いる。ノンフィラー充填材は、フィラーを含まない充填
材である。したがって、たとえ熱膨張などによる応力が
生じても、ノンフィラー充填材に亀裂などの破損を生じ
るおそれがないうえに、半導体チップの活性表面が傷つ
けられることによる性能劣化を招くおそれがないので、
半導体装置の品質を良好に保つことができる。
【０００７】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の構成を示す図解的
な断面図である。この半導体装置は、親チップ１の活性
表面１１に、子チップ２をその活性表面２１を対向させ
たフェースダウン状態で接合したチップ・オン・チップ
構造を有しており、親チップ１と子チップ２とを接合し
た後、これらをパッケージ３内に納めることにより構成
されている。活性表面とは、半導体基板においてトラン
ジスタなどの素子が形成された活性表層領域側の表面を
指す。親チップ１および子チップ２は、いずれもシリコ
ンチップであってもよいが、化合物半導体（ガリウム砒
素やガリウム燐など）やゲルマニウム半導体などの他の
種類の半導体チップであってもよいし、親チップ１と子
チップ２との半導体の種類が一致している必要もない。
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の構成を示す図解的
な断面図である。この半導体装置は、親チップ１の活性
表面１１に、子チップ２をその活性表面２１を対向させ
たフェースダウン状態で接合したチップ・オン・チップ
構造を有しており、親チップ１と子チップ２とを接合し
た後、これらをパッケージ３内に納めることにより構成
されている。活性表面とは、半導体基板においてトラン
ジスタなどの素子が形成された活性表層領域側の表面を
指す。親チップ１および子チップ２は、いずれもシリコ
ンチップであってもよいが、化合物半導体（ガリウム砒
素やガリウム燐など）やゲルマニウム半導体などの他の
種類の半導体チップであってもよいし、親チップ１と子
チップ２との半導体の種類が一致している必要もない。
【０００８】親チップ１は、平面視における外形が子チ
ップ２よりも大きく形成されている。親チップ１の活性
表面１１の内方の領域には、子チップ２の接合領域が設
定されており、その周囲には、複数個の外部接続用のパ
ッド（図示せず）が最表面に形成された表面保護膜から
露出した状態に配置されている。外部接続用パッドは、
ボンディングワイヤ４を介してリードフレーム５に接続
されている。子チップ２は、親チップ１の活性表面１１
にフェースダウンで接合されており、互いに対向する活
性表面１１，２１間に設けられた複数個のバンプ６によ
って、所定間隔を保つように連結され、かつ、互いに電
気的に接続されている。そして、親チップ１の活性表面
１１と子チップ２の活性表面２１との間は、たとえば、
エポキシ樹脂などの合成樹脂を主材料とし、フィラーの
ような粒状物を含まないノンフィラー充填材７によって
封止されている。
ップ２よりも大きく形成されている。親チップ１の活性
表面１１の内方の領域には、子チップ２の接合領域が設
定されており、その周囲には、複数個の外部接続用のパ
ッド（図示せず）が最表面に形成された表面保護膜から
露出した状態に配置されている。外部接続用パッドは、
ボンディングワイヤ４を介してリードフレーム５に接続
されている。子チップ２は、親チップ１の活性表面１１
にフェースダウンで接合されており、互いに対向する活
性表面１１，２１間に設けられた複数個のバンプ６によ
って、所定間隔を保つように連結され、かつ、互いに電
気的に接続されている。そして、親チップ１の活性表面
１１と子チップ２の活性表面２１との間は、たとえば、
エポキシ樹脂などの合成樹脂を主材料とし、フィラーの
ような粒状物を含まないノンフィラー充填材７によって
封止されている。
【０００９】したがって、親チップおよび子チップ間を
フィラーが混入された充填材で封止した半導体装置とは
異なり、この半導体装置に熱膨張などによる応力が生じ
ても、ノンフィラー充填材７に亀裂などの破損を生じる
おそれがない。また、親チップ１の活性表面１１および
子チップ２の活性表面２１が傷つけられるおそれがな
く、親チップ１および子チップ２の性能劣化を招くおそ
れがない。ゆえに、この半導体装置の品質を良好に保つ
ことができる。
フィラーが混入された充填材で封止した半導体装置とは
異なり、この半導体装置に熱膨張などによる応力が生じ
ても、ノンフィラー充填材７に亀裂などの破損を生じる
おそれがない。また、親チップ１の活性表面１１および
子チップ２の活性表面２１が傷つけられるおそれがな
く、親チップ１および子チップ２の性能劣化を招くおそ
れがない。ゆえに、この半導体装置の品質を良好に保つ
ことができる。
【００１０】以上、この発明の一実施形態について説明
したが、この発明は、他の形態で実施することもでき
る。たとえば、上述の実施形態では、チップ・オン・チ
ップ構造を取り上げたが、この発明は、半導体チップの
表面をリードフレームなどの配線基板に対向させて接合
するフリップ・チップ・ボンディング構造にも適用する
ことができる。その他、特許請求の範囲に記載された事
項の範囲で、種々の設計変更を施すことが可能である。
したが、この発明は、他の形態で実施することもでき
る。たとえば、上述の実施形態では、チップ・オン・チ
ップ構造を取り上げたが、この発明は、半導体チップの
表面をリードフレームなどの配線基板に対向させて接合
するフリップ・チップ・ボンディング構造にも適用する
ことができる。その他、特許請求の範囲に記載された事
項の範囲で、種々の設計変更を施すことが可能である。
【図１】この発明の一実施形態に係る半導体装置の構成
を示す図解的な断面図である。
を示す図解的な断面図である。
【図２】従来のチップ・オン・チップ構造の半導体装置
の構成を示す図解的な断面図である。
の構成を示す図解的な断面図である。
１ 親チップ（固体装置） １１ 活性表面（固体装置の表面） ２ 子チップ（半導体チップ） ２１ 活性表面（半導体チップの活性表面） ３ パッケージ ４ ボンディングワイヤ ５ リードフレーム ６ バンプ ７ ノンフィラー充填材
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/18
Claims (1)
- 【請求項１】固体装置の表面に、半導体チップをその活
性表面を対向させたフェースダウン状態で接合した構造
を有する半導体装置であって、 前記固体装置の表面と前記半導体チップの活性表面との
間が、ノンフィラー充填材で封止されていることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000102481A JP4405033B2 (ja) | 2000-04-04 | 2000-04-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000102481A JP4405033B2 (ja) | 2000-04-04 | 2000-04-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001291803A true JP2001291803A (ja) | 2001-10-19 |
| JP4405033B2 JP4405033B2 (ja) | 2010-01-27 |
Family
ID=18616354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000102481A Expired - Fee Related JP4405033B2 (ja) | 2000-04-04 | 2000-04-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4405033B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015176958A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US9824993B2 (en) | 2015-07-28 | 2017-11-21 | Shinko Electric Industries Co., Ltd. | Packaging structure |
| WO2023228811A1 (ja) * | 2022-05-25 | 2023-11-30 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
-
2000
- 2000-04-04 JP JP2000102481A patent/JP4405033B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015176958A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US9721935B2 (en) | 2014-03-14 | 2017-08-01 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US10128223B2 (en) | 2014-03-14 | 2018-11-13 | Toshiba Memory Corporation | Semiconductor device and manufacturing method thereof |
| US9824993B2 (en) | 2015-07-28 | 2017-11-21 | Shinko Electric Industries Co., Ltd. | Packaging structure |
| WO2023228811A1 (ja) * | 2022-05-25 | 2023-11-30 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP4405033B2 (ja) | 2010-01-27 |
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